Texas Instruments 180 to 100 Pin DIMM Adapter TMDSADAP180TO100 TMDSADAP180TO100 데이터 시트

SPRS825C – OCTOBER 2012 – REVISED FEBRUARY 2014

The C28x local peripherals include an NMI Watchdog, three Timers, four Serial Port Peripherals (SCI,
SPI, McBSP, I

2

C), an EPI, and three types of Control Peripherals (ePWM, eQEP, eCAP). All peripherals

are accessible by the C28x CPU via the C28x Memory Bus. Additionally, the McBSP and ePWM are
accessible by the C28x DMA Bus. The EPI peripheral is also accessible from the Master Subsystem. The
Serial Port Peripherals and the Control Peripherals connect to Concerto’s pins via the GPIO_MUX1 block.
Internally, the C28x peripherals generate events to the PIE block, C28x DMA, and the Analog Subsystem.
The C28x NMI Watchdog receives a C28NMI event from the NMI block and sends a counter timeout event
to the Cortex-M3 NMI block and the Resets block to flag a potentially critical condition.

The ePWM peripheral receives events that can be used to trip the ePWM outputs EPWMxA and
EPWMxB. These events include ECCDBLERR event from the C28x Local Memory, PIENMIERR and
EMUSTOP events from the C28x CPU, and up to 12 trips from GPIO_MUX1.

See

for more information on C28x peripherals.

The C28x Local Memory includes Boot ROM; Secure Flash with ECC; Secure L0/L1 RAM with ECC;
L2/L3 RAM with Parity Error Checking; and M0/M1 with ECC. All local memories are accessible from the
C28x CPU; the L2/L3 RAM is also accessible by the C28x DMA. Two types of error correction events can
be generated during access of the C28x Local Memory: uncorrectable errors and single errors. The
uncorrectable errors propagate to the NMI block where they can become the C28NMI to the C28x NMI
Watchdog and the C28NMIINT non-maskable interrupt to the C28x CPU. The less critical single errors go
to the PIE block where they can become maskable interrupts to the C28x CPU.

There are several memories, digital peripherals, and analog peripherals that can be accessed by both the
Master and Control Subsystems. They are grouped into the Shared Resources and the Analog
Subsystem.

The Shared Resources include the EPI, IPC registers, MTOC Message RAM, CTOM Message RAM, and
eight individually configurable Shared RAM blocks.

The Message RAMs and the Shared RAMs can be accessed by the C28x CPU and DMA and have Parity-
Error Checking. The MTOC Message RAM is intended for sending data from the Master Subsystem to the
Control Subsystem, having R/W access for the Cortex-M3/µDMA and read-only access for the C28x/DMA.
The CTOM Message RAM is intended for sending data from the Control Subsystem to the Master
Subsystem, having R/W access for the C28x/DMA and read-only access for the Cortex-M3/µDMA.

The IPC registers provide up to 32 handshaking channels to coordinate transfer of data through the
Message RAMs by polling. Four of these channels are also backed up by four interrupts to PIE on the
Control Subsystem side, and four interrupts to the NVIC on the Master Subsystem side (to reduce delays
associated with polling).

The eight Shared RAM blocks are similar to the Message RAMs, in that the data flow is only one way;
however, the direction of the data flow can be individually set for each block to be from Master to Control
Subsystem or from Control to Master Subsystem.

See

for more information on shared resources and analog peripherals.

Copyright © 2012–2014, Texas Instruments Incorporated

31

Product Folder Links: