Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

■ Sequence prioritization

■ Trigger configuration

■ Comparator configuration

■ External voltage reference

■ Sample phase control

■ Module clocking

The register configurations of the sample sequencers and digital comparators dictate which events
generate raw interrupts, but do not have control over whether the interrupt is actually sent to the
interrupt controller. The ADC module's interrupt signals are controlled by the state of the

MASK

bits

in the ADC Interrupt Mask (ADCIM) register. Interrupt status can be viewed at two locations: the
ADC Raw Interrupt Status (ADCRIS) register, which shows the raw status of the various interrupt
signals; and the ADC Interrupt Status and Clear (ADCISC) register, which shows active interrupts
that are enabled by the ADCIM register. Sequencer interrupts are cleared by writing a 1 to the
corresponding

IN

bit in ADCISC. Digital comparator interrupts are cleared by writing a 1 to the ADC

Digital Comparator Interrupt Status and Clear (ADCDCISC) register.

DMA may be used to increase efficiency by allowing each sample sequencer to operate independently
and transfer data without processor intervention or reconfiguration.

The ADC asserts single and burst µDMA request signals (

dma_sreq

and

dma_req

) to the µDMA

controller based on the FIFO level. The

dma_req

signal is generated when the FIFO in question is

half-full (that is, at 4 samples for SS0, 2 samples for SS1 and SS2, and at 1 sample for SS3). If, for
example, the ADCSSCTL0 register has six samples to transfer, a burst of four values occurs followed
by two single transfers (

dma_sreq

). The

dma_done

signals (one per sample sequencer) are sent

to the ADC to allow for a triggering of

DMAINRn

interrupt bits in the ADCRIS register. The µDMA is

enabled for a specific sample sequencer by setting the appropriate

ADENn

bit in the ADCACTSS

register at offset 0x000.

To use the µDMA with the ADC module, the application must enable the ADC channel through DMA
Channel Map Select n (DMACHMAPn) register in the µDMA.

Refer to the “Micro Direct Memory Access (μDMA)” on page 707 for more details about programming
the μDMA controller.

When sampling events (triggers) happen concurrently, they are prioritized for processing by the
values in the ADC Sample Sequencer Priority (ADCSSPRI) register. Valid priority values are in
the range of 0-3, with 0 being the highest priority and 3 being the lowest. Multiple active sample
sequencer units with the same priority do not provide consistent results, so software must ensure
that all active sample sequencer units have a unique priority value.

Sample triggering for each sample sequencer is defined in the ADC Event Multiplexer Select
(ADCEMUX) register. Trigger sources include processor (default), analog comparators, an external
signal on a GPIO specified by the GPIO ADC Control (GPIOADCCTL) register, a GP Timer, a