Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

The SSIIM register is the interrupt mask set or clear register. It is a read/write register and all bits
are cleared on reset.

On a read, this register gives the current value of the mask on the corresponding interrupt. Setting
a bit clears the mask, enabling the interrupt to be sent to the interrupt controller. Clearing a bit sets
the corresponding mask, preventing the interrupt from being signaled to the controller.

QSSI Interrupt Mask (SSIIM)

QSSI0 base: 0x4000.8000
QSSI1 base: 0x4000.9000
QSSI2 base: 0x4000.A000
QSSI3 base: 0x4000.B000
Offset 0x014
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

RORIM

RTIM

RXIM

TXIM

DMARXIM

DMATXIM

EOTIM

reserved

RW

RW

RW

RW

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0

RO

reserved

31:7

End of Transmit Interrupt Mask

Description

Value

The end of transmit interrupt is masked.

0

The end of transmit interrupt is not masked.

1

0

RW

EOTIM

6

QSSI Transmit DMA Interrupt Mask

Description

Value

The transmit DMA interrupt is masked.

0

The transmit DMA interrupt is not masked.

1

0

RW

DMATXIM

5

QSSI Receive DMA Interrupt Mask

Description

Value

The receive DMA interrupt is masked.

0

The receive DMA interrupt is not masked.

1

0

RW

DMARXIM

4

QSSI Transmit FIFO Interrupt Mask

Description

Value

The transmit FIFO interrupt is masked.

0

The transmit FIFO interrupt is not masked.

1

0

RW

TXIM

3