Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

-

-

312 Kbps

0x01

89 Kbps

0x06

12.5 MHz

-

-

278 Kbps

0x02

93 Kbps

0x08

16.7 MHz

-

-

333 Kbps

0x02

100 Kbps

0x09

20 MHz

-

-

312 Kbps

0x03

96.2 Kbps

0x0C

25 MHz

-

-

330 Kbps

0x04

97.1 Kbps

0x10

33 MHz

1000 Kbps

0x01

400 Kbps

0x04

100 Kbps

0x13

40 MHz

833 Kbps

0x02

357 Kbps

0x06

100 Kbps

0x18

50 MHz

1000 Kbps

0x03

400 Kbps

0x09

100 Kbps

0x27

80 MHz

1000 Kbps

0x04

385 Kbps

0x0C

100 Kbps

0x31

100 MHz

Pending

Pending

Pending

Pending

Pending

Pending

120 MHz

The TM4C129XNCZAD I

2

C peripheral has support for High-speed operation as both a master and

slave. High-Speed mode is configured by setting the

HS

bit in the I

(I2CMCS) register. High-Speed mode transmits data at a high bit rate with a 66.6%/33.3% duty
cycle, but communication and arbitration are done at Standard, Fast mode, or Fast-mode plus
speed, depending on which is selected by the user. When the

HS

bit in the I2CMCS register is set,

current mode pull-ups are enabled.

The clock period can be selected using the equation below, but in this case,

SCL_LP

=2 and

SCL_HP

=1.

= 2 × (1 +

) × (

+

) ×

So for example:

CLK_PRD = 25 ns

TIMER_PRD = 1

SCL_LP=2

SCL_HP=1

yields a SCL frequency of:

1/T = 3.33 Mhz 

Table 21-3 on page 1434 gives examples of timer period and system clock in High-Speed mode. Note
that the

HS

bit in the I2CMTPR register needs to be set for the

TPR

value to be used in High-Speed

mode.

3.33 Mbps

0x01

40 MHz

2.77 Mbps

0x02

50 MHz

3.33 Mbps

0x03

80 MHz

When operating as a master, the protocol is shown in Figure 21-7. The master is responsible for
sending a master code byte in either Standard (100 Kbps) or Fast-mode (400 Kbps) before it begins