Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

DC: Disable CRC

When this bit is set, the MAC does not append a cyclic redundancy check (CRC) to the end of the transmitted
frame. This is valid only when the first segment (TDES0[28]) is set.

27

DP: Disable Pad

When set, the MAC does not automatically add padding to a frame shorter than 64 bytes. When this bit is reset,
the DMA automatically adds padding and CRC to a frame shorter than 64 bytes, and the CRC field is added
despite the state of the DC (TDES0[27]) bit. This is valid only when the first segment (TDES0[28]) is set.

26

TTSE: Transmit Timestamp Enable

This status bit indicates that a timestamp has been captured for the corresponding transmit frame. When set,
this bit enables IEEE1588 hardware timestamping for the transmit frame referenced by the descriptor. This bit
is only valid when the First Segment Control bit (TDES0[28] is set).

25

CRCR: CRC Replacement Control

When set, the MAC replaces the last four bytes of the transmitted packet with recalculated CRC bytes. The CPU
should ensure that the CRC bytes are present in the frame being transferred from the Transmit Buffer. CRC
replacement is done only when Bit 27 (DC) is set to 1.

24

CIC: Checksum Insertion Control

These bits control the checksum calculation and insertion. The following list describes the bit encoding:

■

0x0= Checksum Insertion Disabled

■

0x1= Only IP header checksum calculation and insertion are enabled.

■

0x2=IP header checksum and payload checksum calculation and insertion are enabled, but pseudoheader
checksum is not calculated in hardware.

■

0x3= IP Header checksum and payload checksum calculation and insertion are enabled, and pseudoheader
checksum is calculated in hardware.

This field is valid when the First Segment control bit (TDES0[28]) is set.

23:22

TER: Transmit End of Ring

When set, this bit indicates that the descriptor list reached its final descriptor. The DMA returns to the base
address of the list, creating a descriptor ring.

21

TCH: Second Address Chained

When set, this bit indicates that the second address in the descriptor is the Next Descriptor address rather than
the second buffer address. When TDES0[20] is set, TBS2 (TDES1[28:16]) is a “don’t care"? value. TDES0[21]
takes precedence over TDES0[20].

20

VLIC: VLAN Insertion Control

When set, these bits request the MAC to perform VLAN tagging or untagging before transmitting the frames. If
the frame is modified for VLAN tags, the MAC automatically recalculates and replaces the CRC bytes.

The values of this field are as follows:

■

0x0= Do not add a VLAN tag

■

0x1= Remove the VLAN tag from the frames before transmission.

■

0x2= Insert a VLAN tag with the tag value programmed in the Ethernet MAC VLAN Tag Inclusion or
Replacement (EMACVLNINCREP) register, offset 0x584.

■

0x3= Replace the VLAN tag in frame with the tag value programmed in the EMACVLNINCREP register.
This field is valid when the First Segment control bit (TDES0[28]) is set.

19:18

TTSS:TX Timestamp

This status bit indicates that a timestamp has been captured for the corresponding transmit frame. When this
bit is set, TDES6 and TDES7 have timestamp values that were captured for the transmit frame. This field is valid
only when the Last Segment control bit (TDES0[29]) in a descriptor is set.

17