Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

In the Coarse Update mode (enabled by the

TSCFUPDT

bit in the MAC Timestamp Control

(EMACTIMSTCTRL) register), the value in the EMACSUBSECINC register is added to the system
time every clock cycle of slave clock reference, MOSC. In the Fine Update mode, the value in this
register is added to the system time whenever the Accumulator gets an overflow.

Ethernet MAC Sub-Second Increment (EMACSUBSECINC)

Base 0x400E.C000
Offset 0x704
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

SSINC

reserved

RW

RW

RW

RW

RW

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0

RO

reserved

31:8

Sub-second Increment Value

The value programmed in this field is accumulated every clock cycle
(MOSC) with the contents of the sub-second register. For example,
when MOSC is 25 MHz (period is 40 ns),

SSINC

should be programmed

with the value 40 (0x28) when the Ethernet MAC System Time -
Nanoseconds (EMACTIMNANO) register has an accuracy of 1 ns
(

DGTLBIN

bit is set in EMACTIMSTCTRL). When

DGTLBIN

bit is clear,

the EMACTIMNANO register has a resolution of ~0.465ns. In this case,
a value of 86 (0x56), that is derived by 40ns/0.465, should be
programmed in the

SSINC

field.

0x0

RW

SSINC

7:0