Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

This register, when written with non-zero value, enables the watchdog timer for the Receive Interrupt,

RI

(Bit 6), of the EMACDMARIS register at EMAC offset 0xC14.

Ethernet MAC Receive Interrupt Watchdog Timer (EMACRXINTWDT)

Base 0x400E.C000
Offset 0xC24
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

RIWT

reserved

RW

RW

RW

RW

RW

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0

RO

reserved

31:8

Receive Interrupt Watchdog Timer Count

This field indicates the period in which the receive counter expires. The
value in this field is programmed by 256 to calculate the number of
system clock periods the timer must count.

Watchdog Timer Period = (

RIWT

* 256) system clocks.

When the watchdog timer runs out, the

RI

bit is set and the timer is

stopped.

If the RDES[31] bit is clear, the watchdog timer is reset.

0x0

RW

RIWT

7:0