Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

This register can only be accessed from privileged mode.

The MPUCTRL register enables the MPU, enables the default memory map background region,
and enables use of the MPU when in the hard fault, Non-maskable Interrupt (NMI), and Fault Mask
Register (FAULTMASK) escalated handlers.

When the

ENABLE

and

PRIVDEFEN

bits are both set:

■ For privileged accesses, the default memory map is as described in “Memory Model” on page 112.

Any access by privileged software that does not address an enabled memory region behaves
as defined by the default memory map.

■ Any access by unprivileged software that does not address an enabled memory region causes

a memory management fault.

Execute Never (XN) and Strongly Ordered rules always apply to the System Control Space regardless
of the value of the

ENABLE

bit.

When the

ENABLE

bit is set, at least one region of the memory map must be enabled for the system

to function unless the

PRIVDEFEN

bit is set. If the

PRIVDEFEN

bit is set and no regions are enabled,

then only privileged software can operate.

When the

ENABLE

bit is clear, the system uses the default memory map, which has the same

memory attributes as if the MPU is not implemented (see Table 2-5 on page 117 for more information).
The default memory map applies to accesses from both privileged and unprivileged software.

When the MPU is enabled, accesses to the System Control Space and vector table are always
permitted. Other areas are accessible based on regions and whether

PRIVDEFEN

is set.

Unless

HFNMIENA

is set, the MPU is not enabled when the processor is executing the handler for

an exception with priority –1 or –2. These priorities are only possible when handling a hard fault or
NMI exception or when FAULTMASK is enabled. Setting the

HFNMIENA

bit enables the MPU when

operating with these two priorities.

MPU Control (MPUCTRL)

Base 0xE000.E000
Offset 0xD94
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

ENABLE

HFNMIENA

PRIVDEFEN

reserved

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0000.000

RO

reserved

31:3