Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

ns

7.3

-

2.0

Delay time from

LCDCP

to

LCDDATA[23:0]

invalid (write)

T

DLYINV

L25

ns

7.0

-

1.9

Delay time,

LCDCP

to

LCDAC

T

DLYHAC

L26

ns

3.3

-

0.5

LCDAC

transition time

T

TRANAC

L27

ns

6.5

-

1.7

Delay time from

LCDCP

high to

LCDFP

T

DLYFP

L28

ns

3.3

-

0.5

LCDFP

transition time

T

TRANFP

L29

ns

6.8

-

2.0

Delay time from

LCDCP

high to

LCDLP

T

DLYLP

L30

ns

3.3

-

0.5

LCDLP

transition time

T

TRANLP

L31

ns

3.3

-

0.5

LCDCP

transition time

T

TRANCP

L32

ns

3.3

-

0.5

LCDDATA

transition time

T

TRANDATA

L33

Frame-to-frame timing is derived through the following parameters in the LCD Raster Timing 1
(LCDRASTRTIM1) register:

■ Vertical front porch (

VFP

)

■ Vertical sync pulse width (

VSW

)

■ Vertical back porch (

VBP

)

■ Lines per panel (

MSBLPP

+

LPP

)

Line-to-line timing is derived through the following parameters in the LCD Raster Timing 0
(LCDRASTRTIM0) register:

■ Horizontal front porch (

HFP

)

■ Horizontal sync pulse width (

HSW

)

■ Horizontal back porch (

HBP

)

■ Pixels per panel (

PPLMSB

+

PPLLSB

)

LCDAC

timing is derived through the following parameter in the LCD Raster Timing 2

(LCDRASTRTIM2) register:

■ AC bias frequency (

ACBF

)

The display format produced in raster mode is shown in Figure 32-60 on page 2167. An entire frame
is delivered one line at a time. The first line delivered starts at data pixel (1, 1) and ends at data
pixel (P, 1). The last line delivered starts at data pixel (1, L) and ends at data pixel (P, L). The
beginning of each new frame is denoted by the activation of IO signal

LCDFP

(VSYNC). The beginning

of each new line is denoted by the activation of IO signal

LCDLP

(HSYNC).