Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

32-bit destination address increment

2

31:30

DSTINC

32-bit destination data size

2

29:28

DSTSIZE

32-bit source address increment

2

27:26

SRCINC

32-bit source data size

2

25:24

SRCSIZE

Reserved

0

23:22

reserved

Privileged access protection for
destination data writes

0

21

DSTPROT0

a

Reserved

0

20:19

reserved

Privileged access protection for source
data reads

0

18

SRCPROT0

a

Arbitrates after 8 transfers

3

17:14

ARBSIZE

Transfer 256 items

255

13:4

XFERSIZE

N/A for this transfer type

0

3

NXTUSEBURST

Use Auto-request transfer mode

2

2:0

XFERMODE

a. The value of this bit must be 1 (privileged) for AES, DES, or SHA accesses.

For memory-to-memory transfers, the peripheral involved must be configured to generate an interrupt
when the µDMA has completed its transfer. Upon completion, the µDMA will send a

dma_done

signal to the peripheral.

Now the channel is configured and is ready to start.

Enable the channel by setting bit 30 of the DMA Channel Enable Set (DMAENASET) register.

Issue a transfer request by setting bit 30 of the DMA Channel Software Request (DMASWREQ)
register.

The μDMA transfer begins. If the interrupt is enabled, then the processor is notified by interrupt
when the transfer is complete. If needed, the status can be checked by reading bit 30 of the
DMAENASET register. This bit is automatically cleared when the transfer is complete. The status
can also be checked by reading the

XFERMODE

field of the channel control word at offset 0x1E8.

This field is automatically cleared at the end of the transfer.

This example configures the μDMA controller to transmit a buffer of data to a peripheral. The
peripheral has a transmit FIFO with a trigger level of 4. The example peripheral uses μDMA channel
7.

First, configure the channel attributes:

Configure bit 7 of the DMA Channel Priority Set (DMAPRIOSET) or DMA Channel Priority
Clear (DMAPRIOCLR) registers to set the channel to High priority or Default priority.