Texas Instruments DM6467 Digital Video Evaluation Module TMDXEVM6467T TMDXEVM6467T 데이터 시트

SPRS605C – JULY 2009 – REVISED JUNE 2012

As discussed in

, Power Considerations, the VDD3P3V_PWDN register controls power to the

3.3-V pins. The VDD3P3V_PWDN register defaults to powering down some 3.3-V pins to save power. For
more details on the VDD3P3V_PWDN register and which 3.3-V pins default to power up or power down,
see

, Power Considerations. The pins that default to power down, are both reset to power

down and high-impedance. They remain in that state until configured otherwise by VDD3P3_PWDN and
PINMUX0/PINMUX1 programming.

•

Default Power Down Pin Group: USB_DRVVBUS/GP[22], CLKOUT0, SPI_CLK, SPI_EN, SPI_CS0,
SPI_CS1,

SPI_MISO,

SPI_MOSI,

VLYNQ_CLOCK,

VLYNQ_SCRUN,

VLYNQ_TXD[3:0],

VLYNQ_RXD[3:0], RFTCLK, GMTCLK, MTXD[7:4], MRXD[7:4], MTCLK, MTXD[3:0], MTXEN, MCOL,
MCRS, MRCLK, MRXD[3:0], MRXDV, MRXER, MDCLK, MDIO, ACLKX1, AHCLKX1, AXR1[0],
ACLKR0, AHCLKR0, AFSR0, ACLKX0, AHCLKX0, AFSX0, AXR0[3:0], AMUTE0, AMUTEIN0,
PCI_CLK/GP[10],

PCI_DEVSEL/HCNTL1/EM_BA[1],

PCI_FRAME/HINT/EM_BA[0],

PCI_IRDY/HRDY/EM_A[17],

PCI_TRDY/HHWIL/EM_A[16],

PCI_STOP/HCNTL0/EM_WE,

PCI_SERR/HDS1/EM_OE,

PCI_PERR/HCS/EM_DQM1,

PCI_PAR/HAS/EM_DQM0,

PCI_INTA/EM_WAIT2,

PCI_CBE3/HR/W/EM_CS3,

PCI_CBE2/HDS2/EM_CS2,

PCI_AD[15:0]/HD[15:0]/EM_D[15:0], PCI_RST/DA2/GP[13]/EM_A[22], PCI_IDSEL/HDDIR/EM_R/W,
PCI_REQ/DMARQ/GP[11]/EM_CS5,

PCI_GNT/DMACK/GP[12]/EM_CS4,

PCI_CBE1/ATA_CS1/GP[32]/EM_A[19],

PCI_CBE0/ATA_CS0/GP[33]/EM_A[18],

DIOW/GP[20]/EM_WAIT4,

IORDY/GP[21]/EM_WAIT3,

DIOR/GP[19]/EM_WAIT5,

DA1/GP[16]/EM_A[21],

DA0/GP[17]/EM_A[20],

INTRQ/GP[18]/RSV

,

PCI_AD[31:16]/DD[15:0]/HD[31:16]/EM_A[15:0],

GP[7],

GP[6],

GP[5],

GP[4]/STC_CLKIN,

GP[3]/AUDIO_CLK0, GP[2]/AUDIO_CLK1, GP[1], GP[0], TOUT2, TINP1L, TOUT1L, TOUT1U,
TINP0L,

TINP0U,

TOUT0L,

TOUT0U,

PWM1/TS1_DOUT,

PWM0/CRG0_PO/TS1_ENAO,

URTS2/UIRTX2/TS0_PSTIN/GP[41],

UCTS2/USD2/CRG0_VCXI/GP[42]/TS1_PSTO,

URXD2/CRG1_VCXI/GP[39]/CRG0_VCXI,

UTXD2/URCTX2/CRG1_PO/GP[40]/CRG0_PO,

URTS1/UIRTX1/TS0_WAITO/GP[25],

UCTS1/USD1/TS0_EN_WAITO/GP[26],

URXD1/TS0_DIN7/GP[23],

UTXD1/URCTX1/TS0_DOUT7/GP[24],

UDTR0/TS0_ENAO/GP[36],

UDSR0/TS0_PSTO/GP[37],

UDCD0/TS0_WAITIN/GP[38],

URIN0/GP[8]/TS1_WAITIN,

URXD0/TS1_DIN, UTXD0/URCTX0/TS1_PSTIN, URTS0/UIRTX0/TS1_EN_WAITO, UCTS0/USD0,
VP_DOUT15/TS1_DIN,

VP_DOUT14/TS1_PSTIN,

VP_DOUT13/TS1_EN_WAITO,

VP_DOUT12/TS1_WAITO,

VP_DOUT11/TS1_DOUT,

VP_DOUT10/TS1_PSTO,

VP_DOUT9/TS1_ENAO, VP_DOUT8/TS1_WAITIN, VP_CLKIN3/TS1_CLKO, VP_CLKO3/TS0_CLKO,
VP_DOUT7,

VP_DOUT6/DSPBOOT,

VP_DOUT5/PCIEN,

VP_DOUT4/CS2BW,

VP_DOUT3/BTMODE3,

VP_DOUT2/BTMODE2,

VP_DOUT1/BTMODE1,

VP_DOUT0/BTMODE0,

VP_CLKIN2,

VP_CLKO2,

VP_DIN15_VSYNC/TS0_DIN7,

VP_DIN14_HSYNC/TS0_DIN6,

VP_DIN13_FIELD/TS0_DIN5, VP_DIN12/TS0_DIN4, VP_DIN11/TS0_DIN3, VP_DIN10/TS0_DIN2,
VP_DIN9/TS0_DIN1,

VP_DIN8/TS0_DIN0,

VP_CLKIN1,

VP_DIN7/TS0_DOUT7/TS1_DIN,

VP_DIN6/TS0_DOUT6/TS1_PSTIN,

VP_DIN5/TS0_DOUT5/TS1_EN_WAITO,

VP_DIN4/TS0_DOUT4/TS1_WAITO,

VP_DIN3/TS0_DOUT3,

VP_DIN2/TS0_DOUT2,

VP_DIN1/TS0_DOUT1, VP_DIN0/TS0_DOUT0, VP_CLKIN0.

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