Fujitsu FR81S Manual Do Utilizador

CHAPTER 5: CLOCK 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

25 

[bit3 to bit0] PDS[3:0] (Pll input clock Divider selection) : PLL input clock divider selection 

These bits select the main clock (MCLK) division for the PLL/SSCG input clock as follows.   

PDS[3:0] 

PLL/SSCG input clock divider select 

0000 

PLL/SSCG input clock = Main clock / 1 

0001 

PLL/SSCG input clock = Main clock / 2 

0010 

PLL/SSCG input clock = Main clock / 3 

0011 

PLL/SSCG input clock = Main clock / 4 

0100 

PLL/SSCG input clock = Main clock / 5 

0101 

PLL/SSCG input clock = Main clock / 6 

0110 

PLL/SSCG input clock = Main clock / 7 

0111 

PLL/SSCG input clock = Main clock / 8 

1000 

PLL/SSCG input clock = Main clock / 9 

1001 

PLL/SSCG input clock = Main clock / 10 

1010 

PLL/SSCG input clock = Main clock / 11 

1011 

PLL/SSCG input clock = Main clock / 12 

1100 

PLL/SSCG input clock = Main clock / 13 

1101 

PLL/SSCG input clock = Main clock / 14 

1110 

PLL/SSCG input clock = Main clock / 15 

1111 

PLL/SSCG input clock = Main clock / 16 

* Follow the configuration steps for your appropriate PLL/SSCG and system specifications.   

* See "5.1.3    PLL/SSCG Clock (PLLSSCLK)" for configuration samples. 

A set value is limited. See "5.1.4    Limitations when PLL/SSCG Clock is used" when you set it.

 

MN705-00010-1v0-E

186