Manualsbrain.com
  1. Manuais
  2. Marcas
  3. Fujitsu
  4. FR81S
  5. Manual Do Utilizador

Fujitsu FR81S Manual Do Utilizador

Download
Página de 2342
CHAPTER 5: CLOCK 
 
 
4. Registers 
 
FUJITSU SEMICONDUCTOR LIMITED 
CHAPTER : CLOCK 
FUJITSU SEMICONDUCTOR CONFIDENTIAL 
26 
4.9.  Clock Stabilization Selection Register : CSTBR (Clock 
STaBilization selection Register) 
The bit configuration of the oscillation stabilization selection register is shown. 
This register configures the oscillation stabilization wait for each clock source. 
The oscillation stabilization wait time set by this register will be used at the time when returning from the 
stop/watch mode. It will also be used for a period from the time when the oscillation of a clock which have not 
been selected as the source clock is allowed until the ready status (CMONR:*CRDY) of that clock switches to 
"1". If an oscillation stabilization wait is necessary at reset, it will always be set to the stabilization wait time 
selected as an initial value by this register. Write operations to MOSW[3:0] will not be effective at the main 
clock oscillation stabilization wait time (MCEN=1 and MCRDY=0).   
Write operations to SOSW[2:0] will not be effective at the sub clock oscillation stabilization wait time 
(SCEN=1 and SCRDY=0). 
 CSTBR: Address 0516
H 
(Access : Byte, Half-word, Word) 
 
bit7 
bit6 
bit5 
bit4 
bit3 
bit2 
bit1 
bit0 
 
  Reserved 
SOSW[2:0] 
MOSW[3:0] 
Initial value 
0 
0 
0 
0 
0 
0 
0 
0 
Attribute  R0,WX 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
 
[bit7] (Reserved) 
 
[bit6 to bit4] : SOSW[2:0] (Sub clock OSc Wait) : Sub clock oscillation stabilization wait selection 
These bits select the oscillation stabilization wait time for the sub clock (SBCLK) as follows. 
SOSW[2:0] 
Sub clock oscillation 
stabilization wait time 
At 32kHz 
At CR clock 
selected 
000 
2
8 
× sub clock cycle (Initial value) 
8[ms] 
5.12[ms] 
001 
2
9
 × sub clock cycle 
16[ms] 
10.24[ms] 
010 
2
10 
× sub clock cycle 
32[ms] 
20.48[ms] 
011 
2
11 
× sub clock cycle 
64[ms] 
40.96[ms] 
100 
2
12 
× sub clock cycle 
128[ms] 
81.92[ms] 
101 
2
13 
× sub clock cycle 
0.256[s] 
163.84[ms] 
110 
2
14 
× sub clock cycle 
0.512[s] 
327.68[ms] 
111 
2
15 
× sub clock cycle 
1.024[s] 
655.36[ms] 
 
MB91520 Series
MN705-00010-1v0-E
187