Intel D425 AU80610006252AA Manual Do Utilizador

Datasheet 

 79 

This configuration bit enables (by default) that 
all the ranks are refreshed in a staggered/atomic 
fashion. If set, the ranks are refreshed in an 
independent fashion.   

23 RW  0b Core 

Refresh Enable (REFEN):  
Refresh is enabled.      0: Disabled      1: 

Enabled   

22 RW  0b Core 

DDR Initialization Done (INITDONE):  
Indicates that DDR initialization is complete.   

21:20 RW 

00b  Core 

DRAM Refresh Hysterisis 
(REFHYSTERISIS):  
Hysterisis level - Useful for dref_high watermark 
cases. The dref_high flag is set when the 
dref_high watermark level is exceeded, and is 
cleared when the refresh count is less than the 
hysterisis level. This bit should be set to a value 
less than the high watermark level.       00: 3      

01: 4      10: 5      11: 6   

19:18 RW 

00b  Core 

DRAM Refresh Panic Watermark 
(REFPANICWM):  
When the refresh count exceeds this level, a 
refresh request is launched to the scheduler and 
the dref_panic flag is set.      00: 5      01: 6      

10: 7      11: 8   

17:16 RW 

00b  Core 

DRAM Refresh High Watermark 
(REFHIGHWM):  
When the refresh count exceeds this level, a 
refresh request is launched to the scheduler and 
the dref_high flag is set.      00: 3      01: 4      

10: 5      11: 6   

15:14 RW 

00b  Core 

DRAM Refresh Low Watermark 
(REFLOWWM):  
When the refresh count exceeds this level, a 
refresh request is launched to the scheduler and 
the dref_low flag is set.      00: 1      01: 2      

10: 3      11: 4   

13:0 RW 

00110000

110000b 

Core 

Refresh Counter Time Out Value 
(REFTIMEOUT):  
Program this field with a value that will provide 
7.8 us at MCLK frequency. 
At various MCLK freq's this results in the 
following values: 
266 MHz -> 820 hex 

333 MHz -> A28 hex 
400 MHz -> C30 hex 
533 MHz -> 104B hex 
666 MHz -> 1450 hex