Техническая Спецификация для Analog Devices AD5560 Evaluation Board EVAL-AD5560EBUZ EVAL-AD5560EBUZ

 

Rev. D | Page 39 of 68 

10.  Calculate F

Z

, the ESR zero frequency, using F

Z

 = 

1/(2πRcCr). 

11.  If F

P

 > Fug, the load pole is above the bandwidth of the 

AD5560. Ignore it with R

Z[2:0]

 = 0, R

P[2:0]

 = 0. This ends the 

algorithm 

12.  If R

C

 < (R

0

/25), then the ESR is negligible. Attempt to 

cancel the load pole with R

Z

 zero. Choose an ideal zero 

frequency of 2 × F

P

 for some safety margin and then 

choose the R

Z[2:0]

 value that gives the closest frequency on a 

logarithmic scale. This ends the algorithm 

13.  Otherwise, this is a troublesome window in which a load 

pole and a load zero can’t be ignored. Use the following 
steps:  
•  To cancel the load pole at F

P

, choose an ideal zero 

frequency of 6 × F

P

 (this is more conservative than the 

2 × F

P

 suggested earlier, but there is more that can go 

wrong with miscalculation). Then choose the R

Z[2:0]

 

value that gives the closest zero to this ideal frequency 
of 6 × F

P

 on a logarithmic scale.  

•  To cancel the ESR zero at F

Z

, choose an ideal pole 

frequency of 2 × F

Z

.  

•  Then choose the R

P[2:0]

 value that gives the closest pole 

to this ideal frequency of 2 × F

Z 

on a logarithmic scale.  

This ends the algorithm 

The autocompensation algorithm assumes that there is 1 Ω of 
resistance (R

C

) from the AD5560 to the DUT. If a particular 

application has resistance that differs greatly from this, then  
it is likely that the autocompensation algorithm is nonoptimal.  
If using the autocompensation algorithm as a starting point, 
consider that overstating the C

R

 capacitance and understating 

the ESR R

C

 is likely to give a faster response but could cause 

oscillations. Understating C

R

 and overstating R

C

 is more likely 

to slow things down and reduce phase margin but not create  
an oscillator.  
It is often advisable to err on the side of simplicity. Rather than 
insert a pole and zero at similar frequencies, it may be better to 
add none at all. Set R

P[2:0]

 = R

Z[2:0]

 = 0 to push them beyond the 

AD5560 bandwidth.  

In the event that the load capacitance consists of two parallel 
capacitors with different ESRs, it is highly likely that the overall 
complex impedance at the unity gain bandwidth is dominated 
by the larger capacitor and its ESR. Assuming that the smaller 
capacitor does not exist normally is a safer simplifying assump-
tion.  

A more complex alternative is to calculate the overall impedance 
at the expected unity gain bandwidth and use this to calculate 
an equivalent series C

R

 and R

C

 that have the same complex 

impedance at that particular frequency. 

This device contains all the dedicated DAC levels necessary  
for operation: a 16-bit DAC for the force amplifier, two 16-bit 
DACs for the clamp high and low levels, two 16-bit DACs for 
the comparator high and low levels, a 16-bit DAC to set a 
programmable open sense voltage, and a 16-bit offset DAC  
to bias or offset a number of DACs on chip (FORCE, CLL, 
CLH, CPL, CPH).  

The architecture of the main force amplifier DAC consists of  
a 16-bit R-2R DAC, whereas the comparator DACs are resistor-
string DACs followed by an output buffer amplifier. This 
resistor-string architecture guarantees DAC monotonicity.  
The 16-bit binary digital code loaded to the DAC register 
determines at what node on the string the voltage is tapped  
off before being fed to the output amplifier.  
The comparator DAC is similarly arranged. The force and 
comparator DACs have a 25.62 V span, including overrange  
to enable offset and gain errors to be calibrated out.  
The transfer function for these 16-bit DACs is 

+













×

×

−













×

×

=

16

16

2

_

_

125

.

5

2

125

.

5

 

where DAC CODE is X2 (see the Offset and Gain Registers 
section).  

The architecture of the clamp DAC consists of a 16-bit resistor-
string DAC followed by an output buffer amplifier. This resistor-
string architecture guarantees DAC monotonicity. The 16-bit 
binary digital code loaded to the DAC register determines at 
what node on the string the voltage is tapped off before being 
fed to the output amplifier.  
The clamp DACs have a 25.62 V span, including overrange, to 
enable offset and gain errors to be calibrated out.