Техническая Спецификация для Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105

This chapter gives an overview of the AVR32UC CPU. AVR32UC is an implementation of the

AVR32 architecture. A summary of the programming model, instruction set and MPU is pre-

sented. For further details, see the 

 and the 

.

AVR32 is a new, high-performance 32-bit RISC microprocessor architecture, designed for cost-

sensitive embedded applications, with particular emphasis on low power consumption and high

code density. In addition, the instruction set architecture has been tuned to allow a variety of

microarchitectures, enabling the AVR32 to be implemented as low-, mid- or high-performance

processors. AVR32 extends the AVR family into the world of 32- and 64-bit applications.
Through a quantitative approach, a large set of industry recognized benchmarks has been com-

piled and analyzed to achieve the best code density in its class. In addition to lowering the

memory requirements, a compact code size also contributes to the core’s low power characteris-

tics. The processor supports byte and half-word data types without penalty in code size and

performance.
Memory load and store operations are provided for byte, half-word, word and double word data

with automatic sign- or zero extension of half-word and byte data. The C-compiler is closely

linked to the architecture and is able to exploit code optimization features, both for size and

speed.
In order to reduce code size to a minimum, some instructions have multiple addressing modes.

As an example, instructions with immediates often have a compact format with a smaller imme-

diate, and an extended format with a larger immediate. In this way, the compiler is able to use

the format giving the smallest code size.
Another feature of the instruction set is that frequently used instructions, like add, have a com-

pact format with two operands as well as an extended format with three operands. The larger

format increases performance, allowing an addition and a data move in the same instruction in a

single cycle. Load and store instructions have several different formats in order to reduce code

size and speed up execution.
The register file is organized as sixteen 32-bit registers and includes the Program Counter, the

Link Register, and the Stack Pointer. In addition, register R12 is designed to hold return values

from function calls and is used implicitly by some instructions.

The AVR32 UC CPU targets low- and medium-performance applications, and provides an

advanced OCD system, no caches, and a Memory Protection Unit (MPU). Java acceleration

hardware is not implemented.
AVR32 UC provides three memory interfaces, one High Speed Bus master for instruction fetch,

one High Speed Bus master for data access, and one High Speed Bus slave interface allowing

other bus masters to access data RAMs internal to the CPU. Keeping data RAMs internal to the

CPU allows fast access to the RAMs, reduces latency and guarantees deterministic timing. Also,

power consumption is reduced by not needing a full High Speed Bus access for memory

accesses. A dedicated data RAM interface is provided for communicating with the internal data

RAMs.

32058K

AVR32-01/12