Техническая Спецификация для Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105

A local bus interface is provided for connecting the CPU to device-specific high-speed systems,

such as floating-point units and fast GPIO ports. This local bus has to be enabled by writing the

LOCEN bit in the CPUCR system register. The local bus is able to transfer data between the

CPU and the local bus slave in a single clock cycle. The local bus has a dedicated memory

range allocated to it, and data transfers are performed using regular load and store instructions.

Details on which devices that are mapped into the local bus space is given in the device-specific

“Peripherals” chapter of this data sheet.

displays the contents of AVR32UC.

Overview of the AVR32UC CPU

AVR32 UC is a pipelined processor with three pipeline stages. There are three pipeline stages,

Instruction Fetch (IF), Instruction Decode (ID) and Instruction Execute (EX). The EX stage is

split into three parallel subsections, one arithmetic/logic (ALU) section, one multiply (MUL) sec-

tion and one load/store (LS) section.
Instructions are issued and complete in order. Certain operations require several clock cycles to

complete, and in this case, the instruction resides in the ID and EX stages for the required num-

ber of clock cycles. Since there is only three pipeline stages, no internal data forwarding is

required, and no data dependencies can arise in the pipeline.

shows an overview of the AVR32 UC pipeline stages.

AVR32UC CPU pipeline

Instruction memory controller

High

Speed

Bus

master

MPU

Hi

gh

 S

peed

 Bus

Hi

gh

 S

peed

 Bus

OCD

system

O

CD 

int

er

face

In

te

rr

up

t c

ont

ro

lle

r i

nte

rfa

ce

High

Speed

Bus slave

Hi

gh

 S

peed

 Bus

Data 

R

A

M

 in

te

rfa

ce

High Speed Bus master

Power/

Reset

control

R

ese

t int

erface

CPU Local

Bus

master

C

PU

 L

oc

al

 Bus

Data memory controller

32058K

AVR32-01/12