Motorola MVME2300 Series 用户手册

2-90

Computer Group Literature Center Web Site

Raven PCI Bridge ASIC

Each processor has a private EOI register which is used to signal the end 
of processing for a particular interrupt event. If multiple nested interrupts 
are in service, the EOI command terminates the interrupt service of the 
highest priority source. Once an interrupt is acknowledged, only sources 
of higher priority will be allowed to interrupt the processor until the EOI 
command is received. This register should always be written with a value 
of zero which is the nonspecific EOI command.

Upon receipt of an interrupt signal, the processor may read this register to 
retrieve the vector of the interrupt source which caused the interrupt. 

The 8259 mode bits control the use of an external 8259 pair for PC-AT 
compatibility. Following a reset, this mode is set for pass-through, which 
essentially disables the advanced controller and passes an 8259 input on 
external interrupt source 0 directly through to processor 0. During interrupt 
controller initialization this channel should be programmed for mixed 
mode in order to take advantage of the interrupt delivery modes.

Each processor has a separate Current Task Priority Level register. The 
system software uses this register to indicate the relative priority of the task 
running on the corresponding processor. The interrupt controller will not 
deliver an interrupt to a processor unless it has a priority level which is 
greater than the current task priority level of that processor. This value is 
also used in determining the destination for interrupts which are delivered 
using the distributed deliver mode.