Texas Instruments XIO2213B Evaluation Module / Reference Design XIO2213BEVM XIO2213BEVM 数据表

SCPS210F – OCTOBER 2008 – REVISED MAY 2013

13-12

(2)

atx_thresh

RW

This field sets the initial AT threshold value, which is used until the AT FIFO is underrun. When the
OHCI controller retries the packet, it uses a 2K-byte threshold, resulting in a store-and-forward
operation.

00 = Threshold ~2K bytes resulting in a store-and-forward operation
01 = Threshold ~1.7K bytes (default)
10 = Threshold ~1K bytes
11 = Threshold ~512 bytes

These bits fine tune the asynchronous transmit threshold. For most applications the 1.7K-byte
threshold is optimal. Changing this value may increase or decrease the 1394 latency depending on
the average PCI bus latency.

Setting the AT threshold to 1.7K, 1K, or 512 bytes results in data being transmitted at these
thresholds or when an entire packet has been checked into the FIFO. If the packet to be
transmitted is larger than the AT threshold, the remaining data must be received before the AT
FIFO is emptied; otherwise, an underrun condition occurs, resulting in a packet error at the
receiving node. As a result, the link then commences store-and-forward operation. Wait until it has
the complete packet in the FIFO before retransmitting it on the second attempt to ensure delivery.

An AT threshold of 2K results in store-and-forward operation, which means that asynchronous data
will not be transmitted until an end-of-packet token is received. Restated, setting the AT threshold
to 2K results in only complete packets being transmitted.

Note that the OHCI controller will always use store-and-forward when the asynchronous transmit
retries register at OHCI offset 08h (see

, Asynchronous Transmit Retries Register) is

cleared.

11

RSVD

R

Reserved. Bit 11 returns 0b when read.

10

(1)

enab_mpeg_ts

RW

Enable MPEG timestamp enhancement. When this bit is set, Cheetah-Express shall apply time
stamp enhancements to isochronous transmit packets that have the tag field equal to 2b01 in the
isochronous packet header and a FMT field equal to 6h10.

9

RSVD

R

Reserved. Bit 9 returns 0b when read.

8

(1)

enab_dv_ts

RW

Enable DV CIP timestamp enhancement. When bit 8 is set to 1b, the enhancement is enabled for
DV CIP transmit streams (FMT = 00h). The default value for this bit is 0b.

7

(1)

enab_unfair

RW

Enable asynchronous priority requests (OHCI-Lynx compatible). Setting bit 7 to 1b enables the link
to respond to requests with priority arbitration. It is recommended that this bit be set to 1b. The
default value for this bit is 0b.

6-3

RSVD

R

Reserved. Bits 6-3 return 0h when read.

2

(1)

enab_insert_idle

RW

Enable insert idle (OHCI-Lynx compatible). When the PHY has control of the Ct[0:1] internal control
lines and D[0:8] internal data lines and the link requests control, the PHY drives 11b on the Ct[0:1]
lines. The link can then start driving these lines immediately. Setting this bit to 1 inserts an idle
state, so the link waits one clock cycle before it starts driving the lines (turnaround time). It is
recommended that this bit be set to 1. For use with TI phys this bit should be set to 0. If a serial
EEPROM is implemented this bit is initialized with the value of EEPROM word 0x05 bit 2.

1

(1)

enab_accel

RW

Enable acceleration enhancements (OHCI-Lynx compatible). When bit 1 is set to 1b, the PHY is
notified that the link supports the IEEE Std 1394a-2000 acceleration enhancements, that is, ack-
accelerated, fly-by concatenation, etc. It is recommended that this bit be set to 1b. The default
value for this bit is 0b.

0

RSVD

R

Reserved. Bit 0 returns 0b when read.

(2)

This bit is reset by PERST or FRST.

Copyright © 2008–2013, Texas Instruments Incorporated

177

Product Folder Links: