Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK Data Sheet

ARM DDI0198D

6-3

The ARM926EJ-S processor supports a subset of AHB transfers. The permitted AHB 
transfers are described in:

•

•

•

•

•

•

The ARM926EJ-S processor is a cached processor with two AHB interfaces. It is a key 
system design issue that the D side must be able to access the same memory as the I 
side, with the same memory map. This is required not only to load code, but to enable 
access to PC-relative literal pools, and for SWI and emulated instruction handlers to 
work. 

 This is unlike some Harvard arrangements whereby the I-bus can be connected to the 
ROM and the D-bus only connected to RAM/peripherals.

The ARM926EJ-S processor performs all AHB accesses as single word, bursts of four 
words, or bursts of eight words. Any ARM9EJ-S core requests that are not 1, 4, or 8 
words in size are split into packets of these sizes. For example, an STM of 12 words is 
performed on the AHB as a burst of 8 followed by a burst of 4. If a burst is interrupted 
because of either a Split or Retry response, or by removal of HGRANT, then the burst 
is completed as single transfers. Consequently the ARM926EJ-S processor only uses a 
subset of the possible HBURST and HSIZE encodings.