Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK Data Sheet

2-4

ARM DDI0198D

All CP15 register bits that are defined and contain state are set to 0 by Reset except:

•

The V bit is set to 0 at reset if the VINITHI signal is LOW, or 1 if the VINITHI 
signal is HIGH. 

•

The B bit is set to 0 at reset if the BIGENDINIT signal is LOW, or 1 if the 
BIGENDINIT signal is HIGH.

•

The instruction TCM is enabled at reset if the INITRAM pin is HIGH. This 
enables booting from the instruction TCM and sets the ITCM bit in the ITCM 
region register to 1.

Three distinct types of address exist in an ARM926EJ-S system. Table 2-2 shows the 
address types in ARM926EJ-S processor.

This is an example of the address manipulation that occurs when the ARM9EJ-S core 
requests an instruction:

1.

The VA of the instruction is issued by the ARM9EJ-S core.

2.

The VA is translated using the FCSE PID value to the MVA. The Instruction 
Cache (ICache) and Memory Management Unit (MMU) detect the MVA (see 
Process ID Register c13 on page 2-33).

3.

If the protection check carried out by the MMU on the MVA does not abort and 
the MVA tag is in the ICache, the instruction data is returned to the ARM9EJ-S 
core.

4.

If the protection check carried out by the MMU on the MVA does not abort, and 
the cache misses (the MVA tag is not in the cache), then the MMU translates the 
MVA to produce the PA. This address is given to the AMBA bus interface to 
perform an external access.

You can only access CP15 registers with MRC and MCR instructions in a privileged 
mode. The instruction bit pattern of the MCR and MRC instructions is shown in 
Figure 2-1 on page 2-5.

Address type

Virtual Address (VA)

Modified Virtual Address (MVA)

Physical Address (PA)