Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

RFMR

Read/Write

0x14

0x00000000 

The four MSB of the FSLEN bitfield.

Determines which edge on Frame Sync will generate the interrupt RXSYN in the SSC Status Register.

This field defines the length of the Receive Frame Sync Signal and the number of bits sampled and stored in the Receive

Sync Data Register. When this mode is selected by the START field in the Receive Clock Mode Register, it also deter-

mines the length of the sampled data to be compared to the Compare 0 or Compare 1 register. Note: The four most

significant bits fo this bitfield are in the FSLENHI bitfield.
Pulse length is equal to ({FSLENHI,FSLEN} + 1) Receive Clock periods. Thus, if {FSLENHI,FSLEN} is 0, the Receive

Frame Sync signal is generated during one Receive Clock period.

31

30

29

28

27

26

25

24

FSLENHI

–

–

–

FSEDGE

23

22

21

20

19

18

17

16

–

FSOS

FSLEN

15

14

13

12

11

10

9

8

–

–

–

–

DATNB

7

6

5

4

3

2

1

0

MSBF

–

LOOP

DATLEN

0x0

Positive Edge Detection

0x1

Negative Edge Detection

0x0

None

Input-only

0x1

Negative Pulse

Output

0x2

Positive Pulse

Output

0x3

Driven Low during data transfer

Output

0x4

Driven High during data transfer

Output

0x5

Toggling at each start of data transfer

Output

0x6-0x7

Reserved

Undefined

32058K AVR32-01/12