Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

For a single access or an incremented burst of unspecified length, the SDRAM Controller antici-

pates the next access. While the last value of the column is returned by the SDRAM Controller

on the bus, the SDRAM Controller anticipates the read to the next column and thus anticipates

the CAS latency. This reduces the effect of the CAS latency on the internal bus.
For burst access of specified length (4, 8, 16 words), access is not anticipated. This case leads

to the best performance. If the burst is broken (border, busy mode, etc.), the next access is han-

dled as an incrementing burst of unspecified length.

Read Burst, 32-bit SDRAM Access

When the memory row boundary has been reached, an automatic page break is inserted. In this

case, the SDRAM controller generates a precharge command, activates the new row and initi-

ates a read or write command. To comply with SDRAM timing parameters, an additional clock

cycle is inserted between the precharge/active (t

RP

) command and the active/read (t

RCD

) com-

mand. This is described in 

below.

SDCK

SDCS

RAS

CAS

SDRAMC_A[12:0]

D[31:0]

(Input)

t

RCD

 = 3 

Dna

SDWE

Dnb

Dnc

Dnd

Dne

Dnf

Row n

col a

col b col c col d col e

col f

CAS = 2 

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AVR32-01/12