Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

The Host Interface Bank can access the hash core for hashing individual 64-byte hash blocks. The
Host Interface Bank contains registers such as the data FIFO (SHA Data n Input (SHA_DATA_n_IN)
registers), the SHA Inner Digest x (SHA_IDIGEST_X) registers, and several control and status
registers.

The Host Interface Block contains all relevant control logic for performing hash and HMAC
computations on large (that is, larger than one hash block) blocks of data, including hash padding,
final hash, and outer hash. It provides the necessary flow control to the SHA µDMA and interrupt
interface.

To save power, the application can disable the clock to the SHA/MD5 module when not in use. The
SHA/MD5 is clock gated by setting the

SHACFG

bit in the Cryptographic Modules Clock Gating

Request (CCMCGREQ) register, CCM offset 0x204. The SHA in addition to the AES, DES, and
Enhanced CRC can also be clock gated as a group by setting the

D0

bit in the CRC and

Cryptographic Modules Deep-Sleep Mode Clock Gating Control (DCGCCCM) register, System
Control Module offset 0x874.

To perform a software reset of the SHA module, write a 1 to the

SOFTRESET

bit in the SHA System

Configuration (SHA_SYSCONFIG) register. The

RESETDONE

bit in the SHA System Status

(SHA_SYSSTATUS) register indicates that the software reset is complete when its value is 1. When
the software reset completes, the

SOFTRESET

bit in the SHA_SYSCONFIG register is automatically

reset. Software must ensure that the software reset completes before doing any operations.

The behavior of the software reset is the same as the hardware reset, except that the software reset
bit resets this module without affecting the reset core domain of the entire device.

The SHA/MD5 module can operate in µDMA mode where the module can assert a µDMA request
for context in, context out, or data input. The µDMA signals that can be generated are:

■ Context In µDMA request (SHA/MD5 0 Cin): Request for Key, Digest, Mode and LENGTH

information

■ Context Out µDMA request (SHA/MD5 0 Cout): Request for read from HMAC

■ Data In µDMA request (SHA/MD5 0 Din): Request input data in multiples of 16 bytes

The SHA/MD5 Module be programmed to assert an interrupt when the µDMA has completed its
last transfer by programming the SHA DMA Interrupt Mask (SHA_DMAIM), at the CRC and
Cryptographic Modules (CCM) offset 0x010. The SHA DMA Raw Interrupt Status (SHA_DMARIS)
register, at CCM offset 0x014, indicates when the µDMA has completed and can be cleared by the
SHA DMA Interrupt Clear (SHA_DMAIC) register at CCM offset 0x01C.

The SHA module can only be accessed through privileged mode. If the µDMA is used for
SHA transfers, then the µDMA's DMA Channel Control (DMACHCTL) register also needs
to be programmed to allow for privileged accesses.

If context and data transfers are to be handled through software in Interrupt Mode, then the SHA
Interrupt Enable (SHA_IRQENABLE), offset 0x11C, can be used to enable interrupt triggering