Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register specifies whether an interrupt is pending.

I2C Slave Raw Interrupt Status (I2CSRIS)

I2C 0 base: 0x4002.0000
I2C 1 base: 0x4002.1000
I2C 2 base: 0x4002.2000
I2C 3 base: 0x4002.3000
I2C 4 base: 0x400C.0000
I2C 5 base: 0x400C.1000
I2C 6 base: 0x400C.2000
I2C 7 base: 0x400C.3000
I2C 8 base: 0x400B.8000
I2C 9 base: 0x400B.9000
Offset 0x810
Type RO, reset 0x0000.0000

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29

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31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

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3

4

5

6

7

8

9

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15

DATARIS

STARTRIS

STOPRIS

DMARXRIS

DMATXRIS

TXRIS

RXRIS

TXFERIS

RXFFRIS

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0

RO

reserved

31:9

Receive FIFO Full Raw Interrupt Status

Description

Value

No interrupt

0

The Receive FIFO Full interrupt is pending.

1

This bit is cleared by writing a 1 to the

RXFFIC

bit in the I2CSICR

register.

0

RO

RXFFRIS

8

Transmit FIFO Empty Raw Interrupt Status

Description

Value

No interrupt

0

The Transmit FIFO Empty interrupt is pending.

1

This bit is cleared by writing a 1 to the

TXFEIC

bit in the I2CSICR

register.

Note that if the

TXFERIS

interrupt is cleared (by setting the

TXFEIC

bit)

when the TX FIFO is empty, the

TXFERIS

interrupt does not reassert

even though the TX FIFO remains empty in this situation.

0

RO

TXFERIS

7