Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

PQ5/PT0

RXD0: Receive Data 0

EN0RXD0

EN0RXD0

PG7/PS7

CRS_DV: Carrier Sense/Receive Data Valid

EN0RXDV

EN0RXDV

PG6/PS6

RX_ER: Receive Error

a

Not Used

EN0RXER

PM7

N/A

Not Used

EN0COL

PM6

N/A

Not Used

EN0CRS

PB2/PF2

MDC: Management Data Clock

EN0MDC

EN0MDC

PB3/PF3

MDIO: Management Data Input/Output

EN0MDIO

EN0MDIO

PG0/PJ0/PH5

Pulse-Per-Second (PPS) Output (optional-
this is not a standard RMII signal)

EN0PPS

EN0PPS

PK4/PP0

Interrupt to Ethernet PHY (optional-this is not
a standard RMII signal)

EN0INTRN

EN0INTRN

a. RX_ER is an optional standard RMII signal and is not used in this device

The Ethernet Controller's integrated DMA is used to optimize data transfer between the MAC and
system SRAM memory. The DMA has independent transmit and receive engines.

The DMA transmit engine transfers data from system memory to the Ethernet TX/RX Controller,
while the receive engine transfers data from the RX FIFO to the system memory. The controller
uses descriptors to efficiently move data from source to destination with minimal CPU intervention.
The DMA is designed for packet-oriented data transfers such as frames in Ethernet. Fixed burst
lengths of 1, 4, 8, or 16 words are supported along with re-initiation of bursts when retry or burst
termination responses occur. For a burst retry, if the remaining address count is greater than 1 and
the

RIB

bit in the Ethernet MAC DMA Bus Mode (EMACDMABUSMOD) register is clear, then the

transfer is resends data with in one continuous burst. When one transfer is left, it is done as a single
burst and the transaction is terminated immediately afterward. If the

RIB

bit in the

EMACDMABUSMOD register is set, the DMA sends the remaining data in fixed burst sizes of 1,
4, 8, or 16 words.

The application may also choose between solely fixed bursts or mixed bursts by the DMA. If the

MB

bit is set and the

FB

bit is clear in the EMACDMABUSMOD register, then the DMA uses fixed bursts

for burst sizes less than 16 and a full, non-divided burst for lengths greater than 16. Fixed burst
lengths allow for more DMA bus arbitration with other masters. Maximum burst transfer lengths can
be programmed for both the receive and transmit channels of the DMA through the

PBL

,

RPBL

and

8xPBL

bit fields in the EMACDMABUSMOD register.

The DMA Controller requests a read transfer only when it can accept the received burst data
completely. Data read from the bus is always pushed into the DMA without any delay or busy cycles.
The DMA requests write transfers only when it has sufficient data to transfer the burst completely.
When operating in fixed burst length mode, the DMA interface continues to burst with dummy data
until the specified length is completed. The Ethernet controller can be programmed to interrupt the
CPU in situations such as Frame Transmit and Receive transfer completion, and other normal/error
conditions.

The integrated Ethernet DMA communicates through two data structures:

■ Control and Status registers

■ Descriptor lists and data buffers.