Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

Data can be transmitted to the MAC in threshold mode or store-and-forward mode. If the

TTC

field

is configured in the Ethernet MAC DMA Operation Mode (EMACDMAOPMODE) register at offset
0xC18 and the

TSF

bit in the same register is 0x0, then the TX Controller is operating in threshold

mode. In this mode, the data is transferred to the MAC when the number of bytes in the FIFO crossed
the value configured in the

TTC

bit field or when the end-of-frame is written before the threshold is

crossed. In store-and forward mode, the

TTC

bit field is configured and the

TSF

bit is set. Data is

transferred to the MAC only when one or more of the following conditions are true:

■ A complete frame is stored in the FIFO

■ The TX FIFO does not have space to accommodate the requested burst length

With these conditions, the TX Controller continues store-and-forward mode even if the Ethernet
frame length is bigger than the TX FIFO size.

The TX FIFO can be flushed of all contents by setting the

FTF

bit in the EMACDMAOPMODE

register. This bit is self-clearing and initializes the FIFO pointers to the default state. If the

FTF

bit

is set during a frame transfer from the TX Controller to the MAC, then the TX Controller stops further
transfer. Early termination of the transfer causes a underflow event and this status is communicated
to the DMA.

During a transmit, single-packet or double-packets can reside in the buffer. The following describes
the details of each:

■ Single-packet transmit: During single packet transmission, the DMA controller fetches data from

the CPU memory and forwards it to the TX FIFO and continues to receive data until the
end-of-frame is transferred. The data is transmitted from the TX FIFO to the MAC by the TX/RX
Controller when the threshold level is crossed or a full packet of data is received into the TX
FIFO. When the TX/RX Controller receives acknowledgment from the MAC that it has received
the EOF, it notifies the DMA so another transmit can begin.

■ Two-packet transmit: Because the DMA must update the descriptor status before releasing it to

the CPU, there can be at most two frames inside a transmit FIFO. The second frame is fetched
by the DMA and put into the TX FIFO only if the

OSF

bit is set in the EMACDMAOPMODE register

at offset 0xC18. If this bit is not set, the next frame is fetched from memory only after the MAC
has completely processed the frame and the DMA has released the descriptors.

If the

OSF

bit is set, the DMA starts fetching the second frame immediately after completing the

transfer of the first frame to the FIFO. It does not wait for the status to be updated. The TX/RX
Controller receives the second frame into the FIFO while transmitting the first frame. As soon
as the first frame has been transferred and the status is received from the MAC, the TX/RX
Controller sends the acknowledgement to the DMA. If the DMA has already completed sending
the second packet to the TX/RX Controller, it must wait for the status of the first packet before
proceeding to the next frame.

If a collision occurs at the MAC application interface while the TX/RX Controller is transferring data
to the MAC, the transmission is aborted and the MAC indicates a retry attempt by giving a collision
status before the EOF is transferred to the TX/RX Controller from the DMA. This enables the TX/RX
Controller to retry transmission of the frame data from the FIFO.