Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

IP Payload Type

These bits indicate the type of payload encapsulated in the IP datagram processed by the Receive Checksum
Offload Engine (COE). The COE sets this field to 0x0 if it does not process the IP datagram's payload due to
an IP header error or fragmented IP packet.

■

0x0= Unknown or did not process IP payload

■

0x1= UDP

■

0x2= TCP

■

0x3= ICMP

■

0x4 to 0x7= Reserved

This bit is valid when either Bit 7 or Bit 6 is set.

2:0

RTSL: Receive Frame Timestamp Low

This field is updated by the DMA with the least significant 32 bits of the timestamp captured for the
corresponding receive frame. This field is updated by the DMA only for the last descriptor of the receive
frame which is indicated by Last Descriptor status bit (RDES0[8]).

31:0

RTSH: Receive Frame Timestamp High

This field is updated by DMA with the most significant 32 bits of the timestamp captured for the corresponding
receive frame. This field is updated by DMA only for the last descriptor of the receive frame which is indicated
by Last Descriptor status bit (RDES0[8]).

31:0

The TX/RX Controller consists of a FIFO memory which buffers and regulates the frames between
the system memory and the MAC. It also controls the data transferred between clock domains. Both
the transmit and receive data paths are 32-bits wide. The TX FIFO and RX FIFO are each 2 KB in
depth.

At reset, the TX/RX Controller is configured and ready to manage data flow to and from the DMA
to the MAC. Note that the DMA and MAC must be initialized by the application out of reset.

The DMA controller is used for all Ethernet transmissions. The Ethernet frames are read from
memory and transferred to the TX FIFO by the DMA. When the MAC is available, the frame is
transferred from the FIFO. When the end-of-frame (EOF) is transferred, the MAC notifies the DMA
the status of the transmission.

The TX FIFO has a depth of 2 KB. The FIFO fill level has the capability of triggering the DMA to
initiate a burst transfer. The DMA also transfers start-of-frame (SOF), end-of-frame (EOF), CRC
and pad-insertion information to the TX/RX Controller so that this information can be passed to the
MAC when it is ready for transmission from the TX FIFO.