Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register contains the Interrupt Enable Status. This register returns Masked (Enabled) status
interrupts on a Read. Writing a 1 to a bit will clear the associated interrupt.

LCD Interrupt Status and Clear (LCDMISCLR)

Base 0x4405.0000
Offset 0x05C
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

DONE

RRASTRDONE

SYNCS

ACBS

reserved

FIFOU

PALLOAD

reserved

EOF0

EOF1

reserved

RW

RW

RW

RW

RO

RW

RW

RO

RW

RW

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0000.00

RO

reserved

31:10

DMA End-of-Frame 1 Enabled Interrupt and Clear

Writing 1 will clear interrupt enable. Writing 0 has no effect Read
indicates enabled (masked) status.

Description

Value

Inactive

0

Active

1

0

RW

EOF1

9

DMA End-of-Frame 0 Raw Interrupt and Clear

Writing 1 will clear interrupt enable. Writing 0 has no effect. Read
indicates enabled (masked) status.

Description

Value

Inactive

0

Active

1

0

RW

EOF0

8

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0

RO

reserved

7

DMA Palette Loaded Enabled Interrupt and Clear

Writing 1 will set status. Writing 0 has no effect. Read indicates enabled
(masked) status.

Description

Value

Inactive

0

Active

1

0

RW

PALLOAD

6