Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

TX FIFO Level (fixed at 4)

TX FIFO Not Full

SSI TX

RX FIFO Level (fixed at 4)

RX FIFO Not Empty

SSI RX

TX FIFO Level (configurable)

TX FIFO Not Full

UART TX

RX FIFO Level (configurable)

RX FIFO Not Empty

UART RX

Context In DMA request (SHA/MD5 0 Cin)

Context Out DMA request (SHA/MD5 0 Cout)

Data In DMA request (SHA/MD5 0 Din)

None

SHA/MD5

Context In DMA request (AES0 Cin)

Context Out DMA request (AES0 Cout)

Data In DMA request (AES0 Din)

Data Out DMA request (AES0 Dout)

None

AES

Context In DMA request (DES0 Cin)

Data In DMA request (DES0 Din)

Data Out DMA request (DES0 Dout)

None

DES

When a single request is detected, and not a burst request, the μDMA controller transfers one item
and then stops to wait for another request.

When a burst request is detected, the μDMA controller transfers the number of items that is the
lesser of the arbitration size or the number of items remaining in the transfer. Therefore, the arbitration
size should be the same as the number of data items that the peripheral can accommodate when
making a burst request. For example, the UART generates a burst request based on the FIFO trigger
level. In this case, the arbitration size should be set to the amount of data that the FIFO can transfer
when the trigger level is reached. A burst transfer runs to completion once it is started, and cannot
be interrupted, even by a higher priority channel. Burst transfers complete in a shorter time than the
same number of non-burst transfers.

It may be desirable to use only burst transfers and not allow single transfers. For example, perhaps
the nature of the data is such that it only makes sense when transferred together as a single unit
rather than one piece at a time. The single request can be disabled by using the DMA Channel
Useburst Set (DMAUSEBURSTSET) register. By setting the bit for a channel in this register, the
μDMA controller only responds to burst requests for that channel.

The μDMA controller uses an area of system memory to store a set of channel control structures
in a table. The control table may have one or two entries for each μDMA channel. Each entry in the
table structure contains source and destination pointers, transfer size, and transfer mode. The
control table can be located anywhere in system memory, but it must be contiguous and aligned on
a 1024-byte boundary.

Table 9-3 on page 713 shows the layout in memory of the channel control table. Each channel may
have one or two control structures in the control table: a primary control structure and an optional
alternate control structure. The table is organized so that all of the primary entries are in the first
half of the table, and all the alternate structures are in the second half of the table. The primary entry
is used for simple transfer modes where transfers can be reconfigured and restarted after each