Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

Description

Reset

Type

Name

Bit/Field

Write Raw Interrupt Status

Description

Value

The number of available entries in the WFIFO is above the range
specified by the

WRFIFO

field in the EPIFIFOLVL register.

0

The number of available entries in the WFIFO is within the
trigger range specified by the

WRFIFO

field in the EPIFIFOLVL

register.

1

This bit is cleared when the level in the WFIFO is above the trigger point
programmed by the

WRFIFO

field.

1

RO

WRRIS

2

Read Raw Interrupt Status

Description

Value

The number of valid entries in the NBRFIFO is below the trigger
range specified by the

RDFIFO

field in the EPIFIFOLVL register.

0

The number of valid entries in the NBRFIFO is in the trigger
range specified by the

RDFIFO

field in the EPIFIFOLVL register.

1

This bit is cleared when the level in the NBRFIFO is below the trigger
point programmed by the

RDFIFO

field.

0

RO

RDRIS

1

Error Raw Interrupt Status

The error interrupt occurs in the following situations:

■

WFIFO Full. For a full WFIFO to generate an error interrupt, the

WFERR

bit in the EPIFIFOLVL register must be set.

■

Read Stalled. For a stalled read to generate an error interrupt, the

RSERR

bit in the EPIFIFOLVL register must be set.

■

Timeout. If the

MAXWAIT

field in the EPIHBnCFG register is

configured to a value other than 0, a timeout error occurs when
XFIFO not-ready signals hold a transaction for more than the count
in the

MAXWAIT

field.

Description

Value

An error has not occurred.

0

A WFIFO Full, a Read Stalled, or a Timeout error has occurred.

1

To determine which error occurred, read the status of the EPI Error
Interrupt Status and Clear (EPIEISC) register. This bit is cleared by
writing a 1 to the bit in the EPIEISC register that caused the interrupt.

0

RO

ERRRIS

0