Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register is the masked interrupt status register. On read, it gives the current state of each
interrupt source (read, write, and error) after being masked via the EPIIM register. A write has no
effect.

The values returned are the ANDing of the EPIIM and EPIRIS registers. If a bit is set in this register,
the interrupt is sent to the interrupt controller.

EPI Masked Interrupt Status (EPIMIS)

Base 0x400D.0000
Offset 0x218
Type RO, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

ERRMIS

RDMIS

WRMIS

DMARDMIS

DMAWRMIS

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x000

RO

reserved

31:5

Write uDMA Masked Interrupt Status

Description

Value

The write uDMA has not completed or the interrupt is masked.

0

The write uDMA has completed and the

DMAWRIM

bit in the

EPIIM register is set, triggering an interrupt to the interrupt
controller.

1

This bit is cleared by writing a 1 to the

DMAWRIC

bit in the EPIEISC

register.

0

RO

DMAWRMIS

4

Read uDMA Masked Interrupt Status

Description

Value

The read uDMA has not completed or the interrupt is masked.

0

The read uDMA has completed and the

DMAWRIM

bit in the

EPIIM register is set, triggering an interrupt to the interrupt
controller.

1

This bit is cleared by writing a 1 to the

DMARDIC

bit in the EPIEISC

register.

0

RO

DMARDMIS

3