Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register is used to clear a pending error interrupt. Clearing any defined bit in the EPIEISC has
no effect; setting a bit clears the error source and the raw error returns to 0. When any of bits[2:0]
of this register are read as set, it indicates that the

ERRRIS

bit in the EPIRIS register is set and an

EPI controller error is sent to the interrupt controller if the

ERIM

bit in the EPIIM register is set. If

any of bits [2:0] are written as 1, the register bit being written to, as well as the

ERRIS

bit in the

EPIRIS register and the

ERIM

bit in the EPIIM register are cleared.If the

DMAWRIC

or

DMARDIC

bit

in this register is set, then the corresponding bit in the EPIRIS and EPIMIS register is cleared. Note
that writing to this register and reading back immediately (pipelined by the processor) returns the
old register contents. One cycle is needed between write and read.

EPI Error and Interrupt Status and Clear (EPIEISC)

Base 0x400D.0000
Offset 0x21C
Type RW1C, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

TOUT

RSTALL

WTFULL

DMARDIC

DMAWRIC

reserved

RW1C

RW1C

RW1C

W1C

W1C

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x000

RO

reserved

31:5

Write uDMA Interrupt Clear

Writing a 1 to this bit clears the

DMAWRRIS

bit in the EPIRIS register

and the

DMAWRMIS

bit in the EPIMIS register.

0

W1C

DMAWRIC

4

Read uDMA Interrupt Clear

Writing a 1 to this bit clears the

DMARDRIS

bit in the EPIRIS register

and the

DMARDMIS

bit in the EPIMIS register.

0

W1C

DMARDIC

3

Write FIFO Full Error

Description

Value

The

WFERR

bit is not enabled or no writes are stalled.

0

The

WFERR

bit is enabled and a write is stalled due to the WFIFO

being full.

1

Writing a 1 to this bit clears it, as well as the

ERRRIS

and

ERIM

bits.

0

RW1C

WTFULL

2

Read Stalled Error

Description

Value

The

RSERR

bit is not enabled or no pending reads are stalled.

0

The

RSERR

bit is enabled and a pending read is stalled due to

writes in the WFIFO.

1

Writing a 1 to this bit clears it, as well as the

ERRRIS

and

ERIM

bits.

0

RW1C

RSTALL

1