Texas Instruments TMS320C642x DSP Benutzerhandbuch

1.1

Purpose of the Peripheral

1.2

1.3

Functional Block Diagram

1.4

Supported Use Case Statement

1.5

Industry Standard(s) Compliance Statement

2.1

Clock Control

2.2

Memory Map

2.3

Signal Descriptions

2.4

Protocol Description(s)

2.5

Memory Width and Byte Alignment

2.6

Endianness Support

2.7

Address Mapping

2.8

DDR2 Memory Controller Interface

2.9

Refresh Scheduling

2.10

Self-Refresh Mode

2.11

Reset Considerations

2.12

VTP IO Buffer Calibration

2.13

Auto-Initialization Sequence

2.14

Interrupt Support

2.15

DMA Event Support

2.16

Power Management

2.17

Emulation Considerations

3.1

Connecting the DDR2 Memory Controller to DDR2 Memory

3.2

Configuring Memory-Mapped Registers to Meet DDR2-400 Specification

4.1

SDRAM Status Register (SDRSTAT)

4.2

SDRAM Bank Configuration Register (SDBCR)

4.3

SDRAM Refresh Control Register (SDRCR)

4.4

SDRAM Timing Register (SDTIMR)

4.5

SDRAM Timing Register 2 (SDTIMR2)

4.6

Peripheral Bus Burst Priority Register (PBBPR)

4.7

Interrupt Raw Register (IRR)

4.8

Interrupt Masked Register (IMR)

4.9

Interrupt Mask Set Register (IMSR)

4.10

Interrupt Mask Clear Register (IMCR)

4.11

DDR PHY Control Register (DDRPHYCR)

4.12

VTP IO Control Register (VTPIOCR)

4.13

DDR VTP Register (DDRVTPR)

4.14

DDR VTP Enable Register (DDRVTPER)

SPRUEM4A – November 2007

3