Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

36 

The extended communication control register (ESCR) allows you to set the data length of 

transmission/reception, enable/disable the parity bit, select a parity bit, invert the serial data format, as well 

as to select the length of stop bit. 



 ESCRn(n=0 to 11): Address Base addr + 03

 

7 

6 

5 

4 

3 

2 

1 

0 

bit 

FLWEN  ESBL 

INV 

PEN 

P 

L[2:0] 

 

0 

0 

0 

0 

0 

0 

0 

0 

Initial value 

R/W 

R/W 

R/W 

R/W 

R/W 

R/W 

R/W 

R/W 

Attribute 

 

Bit name 

Function 

bit7  FLWEN: 

Flow control enable bit 

This bit enables or disables hardware flow control operation. 

⋅

  "0" disables the hardware flow control. 

⋅

  "1" enables the hardware flow control. 

 

Notes: 

⋅

  This bit must be set while transmission and reception are disabled 

(SCR:TXE=0, RXE=0). 

⋅

  Set this bit to “1” only when you use hardware flow control. 

bit6  ESBL: 

Extended stop bit length 

select bit 

This bit configures the bit length of stop bit (frame end mark for 

transmission data). 

When SBL="0" and ESCR:ESBL="0" are set: Stop bit is set to 1 bit. 

When SBL="1" and ESCR:ESBL="0" are set: Stop bit is set to 2 bits. 

When SBL="0" and ESCR:ESBL="1" are set: Stop bit is set to 3 bits. 

When SBL="1" and ESCR:ESBL="1" are set: Stop bit is set to 4 bits. 

 

Notes: 

⋅

  When receiving, only the first bit of the stop bits will always be detected. 

⋅

  This bit should be set when transmission is disabled (TXE=0). 

bit5  INV: 

Inverted serial data format 

bit 

This bit selects the serial data format to be either NRZ format or inverted 

NRZ format. 

⋅

  When this bit is set to "0": NRZ format is set. 

⋅

  When this bit is set to "1": Inverted NRZ format is set. 

bit4  PEN: 

Parity enable bit 

(Functions only in the 

operation mode 0) 

This bit configures whether to enable addition (transmission) and detection 

(reception) of the parity bit. 

⋅

  When this bit is set to "0", no parity bit will be added. 

⋅

  When this bit is set to "1", a parity bit will be added. 

Note: 

⋅

  In operation mode 1, this bit will be fixed to "0"internally. 

bit3  P: 

Parity selection bit 

(Functions only in the 

operation mode 0) 

When parity is enabled (ESCR:PEN=1), this bit selects odd parity"1" or 

even parity "0". 

⋅

  When this bit is set to "0": Selects even parity 

⋅

  When this bit is set to "1": Selects odd parity 

MN705-00010-1v0-E

1349