Fujitsu FR81S User Manual

CHAPTER 47: ON CHIP DEBUGER (OCD) 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : ON CHIP DEBUGGER : OCD 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

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Chip reset sequence is shown. 

When INIT is generated, OCDU executes the chip reset sequence according to the specification of DEBUG 

I/F. A reference clock that executes the chip reset sequence is a sampling clock of the normal UART (8 

division clock of the main source oscillation clock). 

The chip reset sequence consists of the following 5 phases: 

⋅

 

Start phase   

⋅

 

INIT phase   

⋅

 

Idle phase   

⋅

 

Mode entry phase   

⋅

 

End phase 



 Start phase 

Start phase is the interval when the generated INIT is released until 32 sampling clock cycles of the normal 

UART is counted. OCDU does not perform the special operation in this phase. 



 INIT notification phase 

INIT notification phase is the interval when the start phase is ended until 568 sampling clock cycles of the 

normal UART is counted. OCDU outputs L of 280 cycles to MDI twice while it is in this phase (The idle of eight 

cycles is inserted among), and notifies the tool the generation of INIT. 



 Idle phase 

Level sense phase is the interval when the INIT notification phase is ended until 256 sampling clock cycles of 

the normal UART is counted. OCDU does not perform the special operation in this phase. 



 Mode entry phase 

Mode entry phase is the interval when the Idle phase is ended until 256 sampling clock cycles of the normal 

UART is counted. OCDU starts the reception of the mode command from the tool in this phase. 

When starting reception of the mode command is detected (start bit detected in the UART reception) in this 

phase, OCDU activates in the emulator mode (debug state). Then, if the normal mode command (no reception 

error and mode command match) is received, OCDU can receive the subsequent register access command 

after this. If the normal mode command (reception error and no mode command match) is not received, 

OCDU generates INIT request and executes the chip reset sequence again after INIT is released. 

When starting reception of the mode command is not detected (start bit detected in the UART reception) in 

this phase, OCDU activates in the free-run mode. 

If the mode command is received immediately after starting the mode entry phase, the mode command must 

be received after waiting one cycle or more for inputting H to MDI using the UART reception sampling clock. 

If this condition is not met, the start bit of the mode command reception cannot be detected normally, the 

mode may not be entered correctly. 



 End phase 

End phase is the interval when the mode entry phase is ended until 2 sampling clock cycles of the normal 

UART is counted. OCDU does not perform the special operation in this phase. OCDU executes the reset 

issuance sequence described in "5.4.3 Reset (RST)" of "CHAPTER : RESET" when the end phase is ended. 

The RST factor is released. 

MN705-00010-1v0-E

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