Fujitsu FR81S User Manual

CHAPTER 47: ON CHIP DEBUGER (OCD) 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : ON CHIP DEBUGGER : OCD 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

23 

The relationship between the number of sampling clock cycles of the normal UART and the phase for the chip 

reset sequence is as follows. 

Phase of chip reset 

sequence 

Start phase 

INIT 

notification 

phase 

Idle 

phase 

Mode entry 

phase 

End phase 

Sampling clock cycles of 

the normal UART from 

INIT release 

1 to 32 

33 to 600 

601 to 856 

857 to 1112 

1112 to 1114 

 

The following shows the chip reset sequence. 

INIT

OSC Wait

mdio

(2)

(1)

RST

0

32

312

320

600

856

1112 1114

Sampling

clock cycles of

normal UART

DEBUG I/F

pin (mdii)

RST factor

release signal

Start

phase

INIT notification

phase

Mode entry

phase

End

phase

Write

command

Read

command

Idle

phase

 

OSC Wait : Oscillation of main source oscillation clock is stabilized. INIT is released after the oscillation 

stabilization is confirmed. 

(1) 

: DEBUGIF is set to H level by pull-up processing of the tool. 

(2) 

: DEBUGIF becomes the level of pull-up processing on the user system. 

MN705-00010-1v0-E

2034