Fujitsu FR81S User Manual

CHAPTER 8: DMA CONTROLLER (DMAC) 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : DMA CONTROLLER (DMAC) 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

32 

This section explains DMAC operations. 

This section explains the DMAC operations as follows. 

(1) Channel status check   

(2) Data transfer 



 Channel Status Check 

Each DMAC channel status can be checked using the DCSRn register. 

⋅

 

When the channel operation is enabled (the channel is active), the DCSRn:CA bit is "1". When the 

channel is stopped, its status is shown as "0". 

⋅

 

If data transfer terminates abnormally, the DCSRn:AC bit is set to "1". 

⋅

 

If data transfer is suspended by the transfer stop request, the DCSRn:SP bit is set to "1". 

⋅

 

When data transfer terminates normally, the DCSRn:NC bit is set to "1". 

 

Data writing to the DCSRn:CA bit is ignored. 

The DCSRn:AC, DCSRn:SP, and DCSRn:NC bits must be cleared before the DMA transfer is allowed 

because these bits are not cleared automatically. 



 Data Transfer 

The DMAC starts DMA transfer when the transfer source address and transfer destination address are set. 

By receiving a transfer source read instruction, this controller reads the data, having the bit width 

(8-bit/16-bit/32-bit) being set by DCCRn:TS, from the transfer source address, and temporarily stores it in 

the data buffer inside of the DMAC. By receiving a transfer destination write instruction, the controller 

writes the data temporarily stored in the DMAC into the transfer destination address. 



 Transfer Mode 

The transfer mode has block transfer mode or burst transfer mode. 

MN705-00010-1v0-E

331