Fujitsu FR81S User Manual

CHAPTER 17: PPG 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : PPG 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

19 

[bit3, bit2] IRS1, IRS0 : Interrupt factor selection bits 

IRS1, IRS0 

Explanation 

0 

0 

STGR=0: Software trigger or external trigger (TRG pin) input 

STGR=1: GATE signal trigger input 

0 

1 

Counter borrow occurrence 

1 

0 

Counter and duty value match 

1 

1 

Counter borrow occurrence or counter and duty value match 

See the following figures for the relationship between output waveforms and interrupt generation locations: 

⋅

  In the case of the PPG output waveform selection bit (OWFS="0"): 

⋅

  Figure 3-1 Example of PWM Operation (Normal Wave Form Selected) 

⋅

  Figure 3-3 Example of One-shot Operation (Normal Wave Form Selected) 

⋅

  In the case of the PPG output waveform selection bit (OWFS="1"): 

⋅

  Figure 3-2 Example of PWM Operation (Center Aligned Wave Form Selected) 

⋅

  Figure 3-4 Example of One-shot Operation (Center Aligned Wave Form Selected) 

 

[bit1] Reserved 

This bit must be set to "0". 

[bit0] OSEL : PPG output polarity selection bit 

OSEL 

Explanation 

0 

Normal polarity 

1 

Inverted polarity 

This bit selects the PPG output polarity. 

If this bit is set to "0", the normal polarity is selected. 

If this bit is set to "1", the inverted polarity is selected. 

If the PPG output mask selection bit (PCN:PGMS) is set to "1", setting the PPG output polarity selection bit 

(OSEL) to "0" or "1" causes the output to be clamped to "L" or "H", respectively. 

 

* The each bit of the PPG control status register (PCN), except for bit13 MDSE: mode selection bit and bit8 

OWFS: PPG output waveform selection bit, will become effective immediately by writing in the register. 

 

MN705-00010-1v0-E

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