Intel D425 AU80610006252AA User Manual

Datasheet 

 107 

1 RW  0b 

Memory Access Enable (MAE):  
 This bit controls the IGD's response to memory space 
accesses. 
  0:  Disable. 
  1:  Enable. 

0 RW  0b 

I/O Access Enable (IOAE):  
 This bit controls the IGD's response to I/O space 
accesses. 
  0:  Disable. 
  1:  Enable. 

B/D/F/Type: 0/2/0/PCI 
Address Offset: 

6-7h 

Default Value: 

0090h 

Access:  

RO; 

Size: 16 

bits 

PCISTS is a 16-bit status register that reports the occurrence of a PCI compliant 
master abort and PCI compliant target abort.  

PCISTS also indicates the DEVSEL# timing that has been set by the IGD. 

 

15 RO  0b 

Detected Parity Error (DPE):  
 Since the IGD does not detect parity, this bit is always 
hardwired to 0. 

14 RO  0b 

Signaled System Error (SSE):  
 The IGD never asserts SERR#, therefore this bit is 
hardwired to 0. 

13 RO  0b 

Received Master Abort Status (RMAS):  
 The IGD never gets a Master Abort, therefore this bit is 
hardwired to 0. 

12 RO  0b 

Received Target Abort Status (RTAS):  
 The IGD never gets a Target Abort, therefore this bit is 
hardwired to 0. 

11 RO  0b 

Signaled Target Abort Status (STAS):  
 Hardwired to 0. The IGD does not use target abort 
semantics. 

10:9 RO  00b 

DEVSEL Timing (DEVT):  
 N/A. These bits are hardwired to "00".