Intel D425 AU80610006252AA User Manual

108  

Datasheet  

8 RO  0b 

Master Data Parity Error Detected (DPD):  
  Since Parity Error Response is hardwired to disabled (and 
the IGD does not do any parity detection), this bit is 
hardwired to 0. 

7 RO  1b 

Fast Back-to-Back (FB2B):  
  Hardwired to 1. The IGD accepts fast back-to-back when 
the transactions are not to the same agent. 

6 RO  0b 

User Defined Format (UDF):  
  Hardwired to 0. 

5 RO  0b 

66 MHz PCI Capable (66C):  
  N/A - Hardwired to 0. 

4 RO  1b 

Capability List (CLIST):  
  This bit is set to 1 to indicate that the register at 34h 
provides an offset into the function's PCI Configuration 
Space containing a pointer to the location of the first item 
in the list. 

3 RO  0b 

Interrupt Status (INTSTS):  
  This bit reflects the state of the interrupt in the device. 
Only when the Interrupt Disable bit in the command 
register is a 0 and this Interrupt Status bit is a 1, will the 
devices INTx# signal be asserted. 

2:0 RO  000b 

Reserved ():  
 

B/D/F/Type: 0/2/0/PCI 

Address Offset: 

8h 

Default Value: 

02h 

Access:  

RO; 

Size: 8 

bits 

This register contains the revision number for Device #2 Functions 0 and 1. 

 

 

7:0 RO  02h 

This is an 8-bit value that indicates the revision 
identification number for the CPU Uncore Device 
0. For the A-0 Stepping, this value is 00h.  

00h: A-0 
01h: A-1 
02h: B-0