Intel D425 AU80610006252AA User Manual

76  

Datasheet  

B/D/F/Type: 0/0/0/MCHBAR 

Address Offset: 

25B-25Ch 

Default Value: 

0000h 

Access: 

 RO; RW; 

Size: 16 

bits 

Channel 0 CYCTRK Refresh Registers. 

 

 

15:13 RO  000b Core 

RESERVED () (RESERVED ()):  
Reserved.          

12:9 RW  0000b Core 

Same Rank PALL to REF Delayed 
(C0sd_cr_pchgall_rfsh):  
This configuration register indicates the 
minimum allowed spacing (in DRAM clocks) 
between the PRE-ALL and REF commands to 
the same rank. 

8:0 RW 

00000000

0b 

Core 

Same Rank REF to REF Delayed 
(C0sd_cr_rfsh_rfsh):  
This configuration register indicates the 
minimum allowed spacing (in DRAM clocks) 
between two REF commands to same ranks. 

B/D/F/Type: 0/0/0/MCHBAR 

Address Offset: 

260-263h 

Default Value: 

00000800h 

Access: 

 RW; RW/L; RO; 

Size: 32 

bits 

CKE controls for Channel 0  

 

 

31:28 RO  0000b Core 

Reserved ():  
Reserved 

27 RW  0b Core 

Start the self-refresh exit sequence 
(sd0_cr_srcstart):  
This configuration register indicates the request 
to start the self-refresh exit sequence   

26:24 RW  000b  Core 

CKE pulse width requirement in high 
phase (sd0_cr_cke_pw_hl_safe):  
This configuration register indicates CKE pulse 
width requirement in high phase.  Corresponds 

to tCKE ( high ) at DDR Spec.