Intel 2760QM FF8062701065300 User Manual

52

Datasheet, Volume 1

Due to its large number of transistors and high internal clock speeds, the processor is 
capable of generating large current swings between low and full power states. This may 
cause voltages on power planes to sag below their minimum values if bulk decoupling is 
not adequate. Large electrolytic bulk capacitors (C

BULK

), help maintain the output 

voltage during current transients; for example, coming out of an idle condition. Care 
must be taken in the baseboard design to ensure that the voltages provided to the 
processor remains within the specifications listed in

Table 7-9

. Failure to do so can 

result in timing violations or reduced lifetime of the processor. 

The Voltage Identification (VID) specification for the V

CC, 

V

SA

, and optionally the V

CCD 

voltage are defined by the VR12/IMVP7 Pulse Width Modulation (PWM) Specification.
The reference voltage or the VID setting is set using the SVID communication bus 
between the processor and the voltage regulator controller chip. The VID setting is the 
nominal voltage to be delivered to the processor VCC, VSA, and the VCCD lands. 

Table 7-3

 specifies the reference voltage level corresponding to the VID value 

transmitted over serial VID. The VID codes will change due to temperature and/or 
current load changes to minimize the power and to maximize the performance of the 
part. The specifications are set so that a voltage regulator can operate with all 
supported frequencies.

Individual processor VID values may be calibrated during manufacturing such that two 
processor units with the same core frequency may have different default VID settings.

The processor uses voltage identification signals to support automatic selection of V

CC, 

V

SA

, and if desired the V

CCD

 power supply voltages. If the processor socket is empty 

(SKTOCC_N high), or a “not supported” response is received from the SVID bus, then 
the voltage regulation circuit cannot supply the voltage that is requested, the voltage 
regulator must disable itself or not power on. Vout MAX register (30h) is programmed 
by the processor to set the maximum supported VID code and if the programmed VID 
code is higher than the VID supported by the VR, then VR will respond with a “not 
supported” acknowledgement. 

The processor provides the ability to operate while transitioning to a new VID and its 
associated processor core voltage. This is represented by a DC shift in the loadline. It 
should be noted that a low-to-high or high-to-low voltage state change may result in as 
many VID transitions as necessary to reach the target voltage. Transitions above the 
maximum specified VID are not supported. The processor supports the following VR 
commands:

• SetVID_fast (20 mV/µs for V

CC

, 10m V/µs for V

CC

/V

SA

/V

CCD

),

• SetVID_slow (5m V/µs for V

CC

, 2.5 mV/µs for V

CC

/V

SA

/V

CCD

), and 

• Slew Rate Decay (downward voltage only and it’s a function of the output 

capacitance’s time constant) commands. 

Table 7-3

 and 

Table 7-17

 includes SVID 

step sizes and DC shift ranges. Minimum and maximum voltages must be 
maintained as shown in 

Table 7-8

.

The VR used must be capable of regulating its output to the value defined by the new 
VID. Power source characteristics must be ensured to be stable whenever the supply to 
the voltage regulator is stable.