Microchip Technology MA330028 Data Sheet

DS80000533H-page  12

 2011-2014 Microchip Technology Inc.

Selecting the same ANx input (AN0 or AN3) for 
CH0 and CH1 to achieve a 1.1 Msps sampling rate 
results in erroneous readings for CH1. 

Bring the analog signal into the device using both 
AN0 and AN3, connect externally, and then assign 
one input to CH0 and the other to CH1.

If selecting AN0 on CH1 (CH123Sx = 0), select 
AN3 on CH0 (CH0Sx = 3). Conversely, if selecting
AN3 on CH1 (CH123Sx = 1), select AN0 on CH0 
(CH0Sx = 0).

Selection of channels for channel scan operation 
is limited to those available in the AD1CSSL 
register (AN0 through AN15). Selections in the 
AD1CSSH register, (OA1 through OA3, CTMU 
TEMP and CTMU Open) are not available.

There is no work around of the CTMU TEMP and 
CTMU Open selections. OA1 through OA3 can be 
scanned using AN3, AN0 and AN6 for Op Amp 1, 
Op Amp 2 and Op Amp 3, respectively.

Under certain circumstances, an output compare 
match may cause the Output Compare Interrupt 
Flag (OCxIF) to become set prior to the 
Change-of-State (COS) of the OCx pin. This has 
been observed when all of the following are true:

• The module is in One-Shot mode 



(OCM<2:0> = 001, 010 or 100);

• One of the timer modules is being used as the 

time base; and

• A timer prescaler other than 1:1 is selected

If the module is re-initialized by clearing 
OCM<2:0> after the One-Shot compare, the OCx 
pin may not be driven as expected.

After OCxIF is set, allow an interval (in CPU 
cycles) of at least twice the prescaler factor to 
elapse before clearing OCM<2:0>. For example, 
for a prescaler value of 1:8, allow 16 CPU cycles 
to elapse after the interrupt.

When DMA is used with the CAN module, and the 
CPU and DMA write to an CAN Special Function 
Register (SFR) at the same time, the DMAC error 
trap is not occurring. In addition, neither the 
PWCOL<3:0> bits of the DMAPWC SFR or the 
DMACERR bit of the INTCON1 SFR are being set. 
Since the PWCOLx bits are not set, subsequent 
DMA requests to that channel are not ignored. 

There is no work around; however, under normal 
circumstances, this situation should not arise. 
When DMA is used with the CAN module, the 
application should not be writing to the CAN SFRs.

dsPIC33/PIC24EP32 devices

dsPIC33/PIC24EP64 devices

dsPIC33/PIC24EP128 devices

dsPIC33/PIC24EP256 devices

dsPIC33/PIC24EP512 devices

dsPIC33/PIC24EP32 devices

dsPIC33/PIC24EP64 devices

dsPIC33/PIC24EP128 devices

dsPIC33/PIC24EP256 devices

dsPIC33/PIC24EP512 devices

dsPIC33/PIC24EP32 devices

dsPIC33/PIC24EP64 devices

dsPIC33/PIC24EP128 devices

dsPIC33/PIC24EP256 devices

dsPIC33/PIC24EP512 devices

dsPIC33/PIC24EP32 devices

dsPIC33/PIC24EP64 devices

dsPIC33/PIC24EP128 devices

dsPIC33/PIC24EP256 devices

dsPIC33/PIC24EP512 devices