Analog Devices AD9253 Evaluation Board AD9253-125EBZ AD9253-125EBZ Fiche De Données

 

Rev. 0 | Page 24 of 40 

If the internal reference of the 

 is used to drive multiple 

converters to improve gain matching, the loading of the reference 
by the other converters must be considered. Figure 60 shows 
how the internal reference voltage is affected by loading.  

1006

5-

061

The use of an external reference may be necessary to enhance 
the gain accuracy of the ADC or improve thermal drift charac-
teristics. Figure 61 shows the typical drift characteristics of the 
internal reference in 1.0 V mode. 

10

065

-06

2

When the SENSE pin is tied to AVDD, the internal reference is 
disabled, allowing the use of an external reference. An internal 
reference buffer loads the external reference with an equivalent 
7.5 kΩ load (see Figure 54). The internal buffer generates the 
positive and negative full-scale references for the ADC core. There-
fore, the external reference must be limited to a maximum of 1.0 V. 

It is not recommended to leave the SENSE pin floating. 

For optimum performance, clock the 

 sample clock 

inputs, CLK+ and CLK−, with a differential signal. The signal  
is typically ac-coupled into the CLK+ and CLK− pins via a 
transformer or capacitors. These pins are biased internally  
(see Figure 48) and require no external bias. 

The 

 has a flexible clock input structure. The clock input 

can be a CMOS, LVDS, LVPECL, or sine wave signal. 
Regardless of the type of signal being used, clock source jitter is 
of the most concern, as described in the Jitter Considerations 
section.  

Figure 62 and Figure 63 show two preferred methods for clock-
ing the AD9253 (at clock rates up to 1 GHz prior to internal CLK 
divider). A low jitter clock source is converted from a single-
ended signal to a differential signal using either an RF transformer 
or an RF balun.  

The RF balun configuration is recommended for clock frequencies 
between 125 MHz and 1 GHz, and the RF transformer is recom-
mended for clock frequencies from 10 MHz to 200 MHz. The 
back-to-back Schottky diodes across the transformer/balun 
secondary winding limit clock excursions into the 

 to 

approximately 0.8 V p-p differential.  

This limit helps prevent the large voltage swings of the clock 
from feeding through to other portions of the 

 while 

preserving the fast rise and fall times of the signal that are critical 
to achieving low jitter performance. However, the diode 
capacitance comes into play at frequencies above 500 MHz. Care 
must be taken in choosing the appropriate signal limiting diode. 

1

006

5-

06

4

1

006

5-

065

If a low jitter clock source is not available, another option is to 
ac couple a differential PECL signal to the sample clock input 
pins, as shown in Figure 65. The 

/ 

/

 clock drivers offer 

excellent jitter performance. 

A third option is to ac couple a differential LVDS signal to the 
sample clock input pins, as shown in Figure 66. The 

/

 

clock drivers offer excellent jitter performance. 

In some applications, it may be acceptable to drive the sample 
clock inputs with a single-ended 1.8 V CMOS signal. In such 
applications, drive the CLK+ pin directly from a CMOS gate, and