Analog Devices AD9253 Evaluation Board AD9253-125EBZ AD9253-125EBZ Fiche De Données

 

Rev. 0 | Page 25 of 40 

10

065

-06

9

bypass the CLK− pin to ground with a 0.1 μF capacitor (see 
Figure 67).  

 contains an input clock divider with the ability  

to divide the input clock by integer values between 1 and 8. 

 clock divider can be synchronized using the 

external SYNC input. Bit 0 and Bit 1 of Register 0x109 allow the 
clock divider to be resynchronized on every SYNC signal or 
only on the first SYNC signal after the register is written. A 
valid SYNC causes the clock divider to reset to its initial state. 
This synchronization feature allows multiple parts to have their 
clock dividers aligned to guarantee simultaneous input sampling.  

Typical high speed ADCs use both clock edges to generate a vari-
ety of internal timing signals and, as a result, may be sensitive to 
clock duty cycle. Commonly, a ±5% tolerance is required on the 
clock duty cycle to maintain dynamic performance characteristics.  

Jitter in the rising edge of the input is still of concern and is not 
easily reduced by the internal stabilization circuit. The duty 
cycle control loop does not function for clock rates less than 
20 MHz, nominally. The loop has a time constant associated 
with it that must be considered in applications in which the 
clock rate can change dynamically. A wait time of 1.5 μs to 5 μs 
is required after a dynamic clock frequency increase or decrease 
before the DCS loop is relocked to the input signal.  

 contains a duty cycle stabilizer (DCS) that retimes 

the nonsampling (falling) edge, providing an internal clock 
signal with a nominal 50% duty cycle. This allows the user to 
provide a wide range of clock input duty cycles without affecting 
the performance of the 

. Noise and distortion perform-

ance are nearly flat for a wide range of duty cycles with the DCS 
on, as shown in Figure 64.  

100

65-

066

100

65-

067

100

65-

0

68