Texas Instruments TMS320C6472 Evaluation Module TMDSEVM6472LE TMDSEVM6472LE 데이터 시트

SPRS612G

–

JUNE 2009

–

REVISED JULY 2011

CLKIN2

25

MHz

SYSCLK13

250

MHz

SYSCLK14

50 or 125

MHz

SYSCLK15

5

MHz

SYSCLK16

250

MHz

SYSCLK17

50

MHz

SYSCLK18

5

MHz

The PLL2 controller provides the control to reset PLL2. It is also capable of placing it in a power-down
condition for systems where Ethernet is not being used.

The PLL stabilization time is the amount of time that must be allotted for the internal PLL regulators to
become stable after device powerup. The PLL should not be operated until this stabilization time has
expired. The PLL reset time is the amount of wait time needed when resetting the PLL (writing PLLRST =
1), in order for the PLL to properly reset, before bringing the PLL out of reset (writing PLLRST = 0). For
the PLL2 reset time value, see

. The PLL lock time is the amount of time needed from when the

PLL is taken out of reset (PLLRST = 1 with PLLEN = 0) to when the PLL controller can be switched to PLL
mode (PLLEN=1). The PLL2 lock time is given in

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Copyright

©

2009

–

2011, Texas Instruments Incorporated

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