Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

The UARTIFLS register is the interrupt FIFO level select register. You can use this register to define
the FIFO level at which the

TXRIS

and

RXRIS

bits in the UARTRIS register are triggered.

The interrupts are generated based on a transition through a level rather than being based on the
level. That is, the interrupts are generated when the fill level progresses through the trigger level.
For example, if the receive trigger level is set to the half-way mark, the interrupt is triggered as the
module is receiving the 9th character.

Out of reset, the

TXIFLSEL

and

RXIFLSEL

bits are configured so that the FIFOs trigger an interrupt

at the half-way mark.

UART Interrupt FIFO Level Select (UARTIFLS)

UART0 base: 0x4000.C000
UART1 base: 0x4000.D000
UART2 base: 0x4000.E000
UART3 base: 0x4000.F000
UART4 base: 0x4001.0000
UART5 base: 0x4001.1000
UART6 base: 0x4001.2000
UART7 base: 0x4001.3000
Offset 0x034
Type RW, reset 0x0000.0012

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

TXIFLSEL

RXIFLSEL

reserved

RW

RW

RW

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

1

0

0

1

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0000.00

RO

reserved

31:6

UART Receive Interrupt FIFO Level Select

The trigger points for the receive interrupt are as follows:

Description

Value

RX FIFO ≥ ⅛ full

0x0

RX FIFO ≥ ¼ full

0x1

RX FIFO ≥ ½ full (default)

0x2

RX FIFO ≥ ¾ full

0x3

RX FIFO ≥ ⅞ full

0x4

Reserved

0x5-0x7

0x2

RW

RXIFLSEL

5:3