Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

Normally, the processor wakes up only when the NVIC detects an exception with sufficient priority
to cause exception entry. Some embedded systems might have to execute system restore tasks
after the processor wakes up and before executing an interrupt handler. Entry to the interrupt handler
can be delayed by setting the

PRIMASK

bit and clearing the

FAULTMASK

bit. If an interrupt arrives

that is enabled and has a higher priority than current exception priority, the processor wakes up but
does not execute the interrupt handler until the processor clears

PRIMASK

. For more information

about PRIMASK and FAULTMASK, see page 105 and page 106.

The processor wakes up if it detects an exception with sufficient priority to cause exception entry.

In addition, if the

SEVONPEND

bit in the SYSCTRL register is set, any new pending interrupt triggers

an event and wakes up the processor, even if the interrupt is disabled or has insufficient priority to
cause exception entry. For more information about SYSCTRL, see page 183.

The processor implements a version of the Thumb instruction set. Table 2-13 on page 137 lists the
supported instructions.

In Table 2-13 on page 137:

■ Angle brackets, <>, enclose alternative forms of the operand
■ Braces, {}, enclose optional operands
■ The Operands column is not exhaustive
■

Op2

is a flexible second operand that can be either a register or a constant

■ Most instructions can use an optional condition code suffix

For more information on the instructions and operands, see the instruction descriptions in
the ARM® Cortex™-M4 Technical Reference Manual.

N,Z,C,V

Add with carry

{Rd,} Rn, Op2

ADC, ADCS

N,Z,C,V

Add

{Rd,} Rn, Op2

ADD, ADDS

-

Add

{Rd,} Rn , #imm12

ADD, ADDW

-

Load PC-relative address

Rd, label

ADR

N,Z,C

Logical AND

{Rd,} Rn, Op2

AND, ANDS

N,Z,C

Arithmetic shift right

Rd, Rm, <Rs|#n>

ASR, ASRS

-

Branch

label

B

-

Bit field clear

Rd, #lsb, #width

BFC

-

Bit field insert

Rd, Rn, #lsb, #width

BFI

N,Z,C

Bit clear

{Rd,} Rn, Op2

BIC, BICS

-

Breakpoint

#imm

BKPT

-

Branch with link

label

BL

-

Branch indirect with link

Rm

BLX

-

Branch indirect

Rm

BX

-

Compare and branch if non-zero

Rn, label

CBNZ