Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

TSS:TX Timestamp

This status bit indicates that a timestamp has been captured for the corresponding transmit frame. When this bit
is set, TDES2 and TDES3 have timestamp values that were captured for the transmit frame. This field is valid
only when the Last Segment control bit (TDES1[30]) in a descriptor is set.

17

IHE: IP Header Error

When set, this bit indicates that the Checksum Offload engine detected an IP header error. This bit is valid only
when TX Checksum Offload is enabled. Otherwise, it is reserved. If the Checksum Offload Engine detects an
IP header error, it still inserts an IPv4 header checksum if the Ethernet Type field indicates an IPv4 payload.

16

ES: Error Summary

Indicates the logical OR of the following bits:

■

TDES0[16]: IP Header Error

■

TDES0[14]: Jabber Timeout

■

TDES0[13]: Frame Flush

■

TDES0[12]: Payload Checksum Error

■

TDES0[11]: Loss of Carrier

■

TDES0[10]: No Carrier

■

TDES0[9]: Late Collision

■

TDES0[8]: Excessive Collision

■

TDES0[2]: Excessive Deferral

■

TDES0[1]: Underflow error

15

JT: Jabber Timeout

When set, this bit indicates that the MAC transmitter has experienced a jabber timeout. This bit can only be set
when the

JD

bit of the EMACCFG register is clear (Jabber timeout enabled).

14

FF: Frame Flushed

When set, this bit indicates that the DMA flushed the frame because of a software flush command given by the
CPU.

13

PCE: Payload Checksum Error

This bit, when set, indicates that the Checksum Offload engine had a failure and did not insert any checksum
into the encapsulated TCP, UDP, or ICMP payload. This failure can be either because of insufficient bytes, as
indicated by the IP Header's Payload Length field, or the TX/RX Controller starting to forward the frame to the
MAC transmitter in the store-and-forward mode without the checksum having been calculated yet. This second
error condition only occurs when the TX FIFO depth is less than the length of the Ethernet frame being transmitted
and to avoid deadlock, the TX/RX Controller starts forwarding the frame when the TX FIFO is full, even in the
store-and-forward mode.

12

LC: Loss of Carrier

When set, this bit indicates that Loss of Carrier occurred during frame transmission. This is valid only for the
frames transmitted without collision and when the MAC operates in the half-duplex mode.

11

NC: No Carrier

When set, this bit indicates that the carrier sense signal form the PHY was not asserted during transmission.

10

LC: Late Collision

When set, this bit indicates that frame transmission was aborted due to a collision occurring after the collision
window (64 byte times including Preamble in MII Mode). Not valid if Underflow Error (bit 1) is set.

9